Проектирование регистров

Проектирование регистров. ой части; 1. проектирование схемы сравнения; 2. проектирование схемы блокировки; После каждого из этапов проектирования осуществляется тестирование с помощью программы T-Spice Pro v02. Также с помощью выбранной программы из графиков определяются технические параметры (задержка, потребляемая мощность). После осуществляется анализ технических параметров разработанного блока управления спец-ЭВМ. Постановка задачи.

Разработать блок управления спец. компьютером, по алгоритму, который описывается схемой: Формат команды: Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 код типа Адрес первого Адрес второго передачи операнда операнда Программа, реализуемая блоком управления, содержит набор команд: А = ( а1,а2 aN ) где: N - число команд в программе, ai - номер команды, хранимой в ПЛМ. В ПЛМ (или другой схеме памяти) на 4 входа и 10 выходов записана следующая информация: Y1=Mi1(m1i1, m2i1,…………mk1i1) Y2=Mi2(m1i2, m2i2,…………mk2i2) …. …. Y10=Mi10(m1i10, m2i10,…………mk1i10) где: Mij - множество номеров минтермов (m), входящих в j-ю функцию выхода ПЛМ (или другой схемы памяти). Выбранная из ПЛМ команда должна поступать в первый регистр (РГ1). Первые два разряда команды определяют последующую передачу информации: если первые два разряда выбранной команды Y1, Y2 совпадают с содержимым регистра типа передачи (РГТП) или другой схемы, выполняющей функцию сравнения, то содержащиеся в первом регистре РГ1 адреса двух операндов ( УЗ ÷У10 ) поступают во второй регистр РГ2, в противном случае эта информация подается в третий регистр РГЗ. Массивы минтермов: M1 = (0,2,З,5,7,8,10,12) М2 = (6,7,8,13,14,15) М3 = (0,1,3,5,8,14,15) М4 = (5,9,11,14,15) М5 = (3,4,6,8,10,12,14) М6 = (2,4,6,8,11,13,15) М7 = (2,4,6,8,10,12,13,14) М8 = (1,7,8,9,10,13,14) М9 = (2,3,4,7,8,9,15) М10 = (1,7,8,9,10,13,15) М11 = (4,7,9,11,12,13,15) М12 = (3,4,6,7,10,11,13,14) М13 = (9,11,13,14,15,) М14 = (0,2,4,7,8,9,13,14) М15 = (2,6,8,10,11,12) М16 = (0,1,3,7,9,11) Последовательность номеров команд: A = (1,2,3,6,8,4,3,12,13,6,15,13,8,9) Описание ПЛМ: М=(11,6,8,9,12,14,5,4,1,2) № X4 X3 X2 X1 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 M11 M6 M8 M9 M12 M14 M5 M4 M1 M1 Анализ современного состояния интегральных схем КМОП (К- МОП; комплементарная логика на транзисторах металл-оксид-полупроводник; КМДП[1]; англ. CMOS, Complementary-symmetry/metal-oxide semiconductor) — технология построения электронных схем. В технологии КМОП используются полевые транзисторы с изолированным затвором с каналами разной проводимости.

Отличительной особенностью схем КМОП по сравнению с биполярными технологиями (ТТЛ, ЭСЛ и др.) является очень малое энергопотребление в статическом режиме (в большинстве случаев можно считать, что энергия потребляется только во время переключения состояний). Отличительной особенностью структуры КМОП по сравнению с другими МОП-структурами (N-МОП, P-МОП) является наличие как n так и p-канальных полевых транзисторов; как следствие, КМОП-схемы обладают более высоким быстродействием и меньшим энергопотреблением, однако при этом характеризуются более сложным технологическим процессом изготовления и меньшей плотностью упаковки. Подавляющее большинство современных логических микросхем, в том числе, процессоров, используют схемотехнику КМОП. Схемы КМОП в 1963 изобрёл Фрэнк Вонлас (Frank Wanlass) из компании Fairchild Semiconductor, первые микросхемы по технологии КМОП были созданы в 1968. Долгое время КМОП рассматривалась как энергосберегающая, но медленная альтернатива ТТЛ, поэтому микросхемы КМОП нашли применение в электронных часах, калькуляторах и других устройствах с батарейным питанием, где энергопотребление было критичным.

К 1990 году с повышением степени интеграции микросхем встала проблема рассеивания энергии на элементах.

В результате технология КМОП оказалась в выигрышном положении.

Со временем была достигнута скорость переключения и плотность монтажа недостижимые в технологиях, основанных на биполярных транзисторах.

Ранние КМОП-схемы были очень уязвимы к электростатическим разрядам. Сейчас эта проблема в основном решена, но при монтаже КМОП-микросхем рекомендуется принимать меры по снятию электрических зарядов.

Для изготовления затворов в КМОП-ячейках на ранних этапах применялся алюминий.

Позже, в связи с появлением так называемой самосовмещённой технологии, которая предусматривала использование затвора не только как конструктивного элемента, но одновременно как маски при получении сток-истоковых областей, в качестве затвора стали применять поликристаллический кремний.

Серии логических КМОП-микросхем зарубежного производства • &#9679; На КМОП-транзисторах (CMOS): • 4000 — CMOS с питанием от 3 до 15В, 200 нс; • 4000B — CMOS с питанием от 3 до 15В, 90 нс; • 74C — аналогична серии 4000B; • 74HC — Высокоскоростная CMOS, по скорости аналогична серии LS, 12 нс; • 74HCT — Высокоскоростная, совместимая по выходам с биполярными сериями; • 74AC — Улучшенная CMOS, скорость в целом между сериями S и F; • 74ACT — Улучшенная CMOS, совместимая по выходам с биполярными сериями; • 74AHC — Улучшенная высокоскоростная CMOS, втрое быстрее HC; • 74AHCT — Улучшенная высокоскоростная CMOS, совместимая по выходам с биполярными сериями; • 74ALVC — с низким напряжением питания (1,65 — 3,3В), время срабатывания 2 нс; • 74AUC — с низким напряжением питания (0.8 — 2,7В), время срабатывания < 1,9 нс при Vпит=1,8В; • 74FC — быстрая CMOS, скорость аналогична F; • 74FCT — быстрая CMOS, совместимая по выходам с биполярными сериями; • 74LCX — CMOS с питанием 3В и 5В-совместимыми входами; • 74LVC — с пониженным напряжением (1,65 — 3.3В) и 5В-совместимыми входами, время срабатывания < 5,5 нс при Vпит=3,3V, < 9 нс при Vпит=2,5В; • 74LVQ — с пониженным напряжением (3,3В); • 74LVX — с питанием 3,3В и 5В-совместимыми входами; • 74VHC — Сверхвысокоскоростная CMOS — быстродействие сравнимо с S; • 74VHCT — Сверхвысокоскоростная CMOS, совместимая по выходам с биполярными сериями; • 74G — Супер-сверхвысокоскоростная для частот выше 1 ГГц, питание 1,65В — 3,3В, 5В-совместимые входы; • BiCMOS • 74BCT — BiCMOS, TTL-совместимые входы, используется для буферов; • 74ABT — Улучшенная BiCMOS, TTL-совместимые входы, быстрее ACT и BCT; Серии логических КМОП-микросхем отечественного производства • &#9679; На КМОП-транзисторах (CMOS): • 164, 176 соответствуют серии 4000, но у 164 и 176 cерий напряжение питания 5 12 В (номинальное значение 9 В); • 561 и 564 — серии 4000A; • 1554 — серии 74AC; • 1561 — серии 4000B; • 1564 — серии 74HC; • 1594 — серии 74ACT; • 5564 — серии 74HCT; Введение Специализированная часть реализована следующим образом: Генератор чисел построен на синхронных JK/R триггерах.

Память выполнена на ПЛМ. Регистры построены на D триггерах.

Разработка принципиальной схемы генератора чисел Проектирование JK/R – триггера.

C R J K Qn Qn+1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 1 1 1 0 0 1 0 0 0 0 0 1 0 1 1 0 0 1 1 0 0 0 0 1 1 1 1 0 1 0 0 0 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 0 0 0 0 0 1 0 0 0 1 1 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 0 1 1 1 0 1 1 0 1 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 &#8195; &#61655; &#61655; 1 1 &#61655; &#61655; &#61655; &#61655; 1 1 &#61655; &#61655; 1 1 1 1 &#61655; &#61655; 1 1 &#61655; &#61655; &#61655; &#61655; 1 1 &#61655; &#61655; 1 1 1 1 &#61655; &#61655; 1 1 &#61655; 1 &#61655; &#61655; 1 1 &#61655; &#61655; 1 &#61655; 1 1 1 1 1 1 &#61655; 1 &#61655; & #61655; &#61655; &#61655; &#61655; &#61655; 1 &#61655; 1 1 Полученные графики. Проектирование логической части генератора чисел A = (1,2,3,6,8,4,3,12,13,6,15,13,8,9) J3 K3 J2 K2 x x &#61655; &#61655; &#61655; x x x x x x x &#61655; x &#61655; &#61655; x x 1 &#61655; 1 x x x x x x x 1 x 1 &#61655; x x &#61655; &#61655; &#61655; &#61655; x x &#61655; 1 1 &#61655; x x x x x x &#61655; &#61655; &#61655; &#61655; x x &#61655; &#61655; &#61655; &#61655; x x x x J1 K1 J0 K0 &#61655; x x &#61655; x x &#61655; x 1 x 1 1 x x x x &#61655; x x 1 x x 1 x x x x x 1 x 1 1 1 x x 1 x 1 1 x x x x x 1 1 1 1 &#61655; x x &#61655; x &#61655; &#61655; x 1 1 1 1 x x x x X4 X3 X2 X1 1 x &#61655; &#61655; 1 x 1 1 &#61655; x &#61655; 1 1 x &#61655; &#61655; 1 x &#61655; 1 &#61655; x &#61655; &#61655; &#61655; x 1 &#61655; &#61655; x 1 &#61655; 1 1 &#61655; &#61655; 1 1 &#61655; &#61655; &#61655; 1 1 &#61655; 1 1 1 1 1 &#61655; &#61655; 1 1 1 &#61655; &#61655; &#61655; 1 1 &#61655; &#61655; &#61655; &#61655; 1 № с.и. № минтерма Q3n Q2n Q1 n Q0 n Q3n+1 Q2 n+1 Q1 n+1 Q0 n+1 F3 J3 K3 F2 J2 K2 F1 J1 K1 F0 J0 K0 X4 X3 X2 X1 A 1 0 0 0 0 0 0 0 0 1 0 0 x 0 0 x 0 0 x &#8710; 1 x 0 0 0 1 1 2 1 0 0 0 1 0 0 1 0 0 0 x 0 0 x &#8710; 1 x &#61649; x 1 0 0 1 0 2 3 2 0 0 1 0 0 0 1 1 0 0 x 0 0 x 1 x 0 &#8710; 1 x 0 0 1 1 3 4 3 0 0 1 1 0 1 0 0 0 0 x &#8710; 1 x &#61649; x 1 &#61649; x 1 0 1 1 0 6 5 4 0 1 0 0 0 1 0 1 0 0 x 1 x 0 0 0 x &#8710; 1 x 1 0 0 0 8 6 5 0 1 0 1 0 1 1 0 0 0 x 1 x 0 &#8710; 1 x &#61649; x 1 0 1 0 0 4 7 6 0 1 1 0 0 1 1 1 0 0 x 1 x 0 1 x 0 &#8710; 1 x 0 0 1 1 3 8 7 0 1 1 1 1 0 0 0 &#8710; 1 x &#61649; x 1 &#61649; x 1 &#61649; x 1 1 1 0 0 12 9 8 1 0 0 0 1 0 0 1 1 x 0 0 0 x 0 0 x &#8710; 1 x 1 1 0 1 13 10 9 1 0 0 1 1 0 1 0 1 x 0 0 0 x &#8710; 1 x &#61649; x 1 0 1 1 0 6 11 10 1 0 1 0 1 0 1 1 1 x 0 0 0 x 1 x 0 &#8710; 1 x 1 1 1 1 15 12 11 1 0 1 1 1 1 0 0 1 x 0 &#8710; 1 x &#61649; x 1 &#61649; x 1 1 1 0 1 13 13 12 1 1 0 0 1 1 0 1 1 x 0 1 x 0 0 0 x &#8710; 1 x 1 0 0 0 8 14 13 1 1 0 1 0 0 0 0 &#61649; x 1 &#61649; x 1 0 0 x &#61649; x 1 1 0 0 1 9 x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x J3 = K3 = J2 = K2 = J1 = K1 = J0 = 1 K0 = 1 X4 = X3 = X2 = X1 = J3 = K3 = J2 = K2 = J1 = K1 = J0 = 1 K0 = 1 X4 = X3 = X2 = X1 = Проектирование схемы памяти № X4 X3 X2 X1 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 M11 M6 M8 M9 M12 M14 M5 M4 M1 M2 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 1 0 0 1 0 0 0 0 0 0 0 2 0 0 1 0 0 1 0 1 0 1 0 0 1 0 3 0 0 1 1 0 0 0 1 1 0 1 0 1 0 4 0 1 0 0 1 1 0 1 1 1 1 0 0 0 5 0 1 0 1 0 0 0 0 0 0 0 1 1 0 6 0 1 1 0 0 1 0 0 1 0 1 0 0 1 7 0 1 1 1 1 0 1 1 1 1 0 0 1 1 8 1 0 0 0 0 1 1 1 0 1 1 0 1 1 9 1 0 0 1 1 0 1 1 0 1 0 1 0 0 10 1 0 1 0 0 0 1 0 1 0 1 0 1 0 11 1 0 1 1 1 1 0 0 1 0 0 1 0 0 12 1 1 0 0 1 0 0 0 0 0 1 0 1 0 13 1 1 0 1 1 1 1 0 1 1 0 0 0 1 14 1 1 1 0 0 0 1 0 1 1 1 1 0 1 15 1 1 1 1 1 1 0 1 0 0 0 1 0 1 Y1 Y2 Y3 Y4 1 &#61655; &#61655; 1 &#61655; &#61655; 1 1 &#61655; 1 &#61655; &#61655; &#61655; &#61655; &#61655; 1 1 1 1 &#61655; 1 1 &#61655; &#61655; 1 &#61655; 1 &#61655; &#61655; 1 1 &#61655; 1 1 &#61655; &#61655; &#61655; 1 &#61655; &#61655; 1 &#61655; &#61655; 1 1 &#61655; 1 &#61655; &#61655; &#61655; &#61655; &#61655; 1 &#61655; 1 &#61655; 1 1 &#61655; &#61655; 1 & #61655; 1 &#61655; Y5 Y6 Y7 Y8 &#61655; 1 1 1 &#61655; 1 &#61655; 1 1 1 1 1 &#61655; 1 &#61655; &#61655; 1 &#61655; 1 &#61655; 1 &#61655; 1 &#61655; &#61655; &#61655; &#61655; &#61655; &#61655; 1 &#61655; 1 &#61655; 1 1 &#61655; 1 &#61655; &#61655; &#61655; &#61655; &#61655; 1 &#61655; 1 1 &#61655; &#61655; &#61655; 1 &#61655; &#61655; 1 &#61655; 1 1 1 1 &#61655; &#61655; &#61655; &#61655; &#61655; &#61655; Y9 Y10 1 &#61655; &#61655; &#61655; &#61655; 1 1 &#61655; &#61655; &#61655; 1 1 1 1 1 &#61655; &#61655; &#61655; 1 &#61655; &#61655; &#61655; &#61655; &#61655; 1 1 1 1 1 &#61655; &#61655; &#61655; . Проектирование схемы сравнения Y1 Y2 S1 S2 C2 C3 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 1 0 &#61655; &#61655; &#61655; &#61655; 1 1 1 1 &#61655; 1 &#61655; 1 1 &#61655; 1 &#61655; &#61655; &#61655; &#61655; &#61655; 1 1 1 1 &#61655; 1 &#61655; 1 1 &#61655; 1 &#61655; С2 С3 . Проектирование D – триггера C D Qn Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1 Полученные графики. Проектирование схемы блокировки.

C Q F 0 0 0 0 1 0 1 0 0 1 1 1 Схема блокировки работает следующим образом. Когда на вход С подается 1, регистр открыт по выходу, когда 0 – закрыт Полученные графики. Функциональная схема регистра со схемой блокировки Анализ технических параметров Общая задержка схемы = задержка на генераторе чисел + схема памяти + схема сравнения + схема регистра со схемой блокировки.

Общая потребляемая мощность схемы = мощность генератора чисел + мощность схемы памяти + схема сравнения + схема регистра со схемой блокировки.