Внутренняя организация

При разработке структуры процессора следует исходить из следующих положений.

В процессоре реализуется конвейерный принцип обработки информации. Используется либо духуступенчатый, либо трехступенчатый конвейеры.

Два возможных варианта структурной организации процессора показаны на рис. 11 и 12.

Рис. 11

Для двухступенчатого конвейера (рис. 2.11) выделяются фаза выборки команды и фаза выполнения команды. Параллельно и асинхронно могут работать два процессора: процессор памяти и исполнительный процессор. Процессор памяти обеспечивает работу с памятью команд и памятью данных, а также с кэш-памятью. На исполнительный процессор возлагаются функции, связанные с дешифрацией и выполнением команд.

Для трехступенчатого конвейера (рис. 2.12) выделяются фазы: выборки команды из памяти; дешифрации команды и выборки операндов; выполнения команды и записи результата.

Рис. 12

При использовании трехступенчатого конвейера (рис. 12) в состав процессора могут входить, например: адресный процессор, процессор шины, процессор команд и исполнительный процессор. Процессор шины управляет выполнением основных операций на шине. Адресный процессор выполняет операции адресной арифметики и операции, связанные с преобразованием виртуальных адресов в физические с использованием таблицы переадресации (TLB). Процессор команд выполняет функции, связанные с дешифрацией команд, и извлечение операндов. Исполнительный процессор занят собственно выполнением операции.

Регистровая память реализуется на регистровых файлах, допускающих в одном такте выборку двух операндов и запись одного операнда. Данные при этом выбираются из регистровых файлов по переднему фронту импульса синхронизации и записываются по заднему фронту. Операционные устройства, как целочисленные, так и с ПТ, представляют собой комбинационную схему. Все целочисленные операции выполняются за один такт, а с ПТ – за фиксированное число тактов. Например, сложение с ПТ и умножение с ПТ выполняются за два такта, а деление с ПТ – за пять тактов. Арифметические операции с ПТ выполняются либо в сопроцессоре, либо в отдельном арифметико-логическом устройстве (АЛУ).

Рис. 13

Обобщенная структура исполнительной подсистемы показана на рис. 13. Основными элементами исполнительной подсистемы являются регистровый файл и АЛУ. По переднему фронту синхроимпульса из регистрового файла одновременно выбираются два операнда, соответствующие адресам R2 и R3. В течение времени длительности тактового импульса сигналы распространяются через комбинационные схемы АЛУ. При этом выполняемая операция определяется подаваемым на вход АЛУ кодом операции (OPC). Если на управляющий вход регистрового файла подается сигнал разрешения записи WR, то по заднему фронту в регистровом файле по адресу R1запоминается результат выполнения операции.

В случае если заданием предусмотрено поддержание механизма работы с виртуальной памятью, то в состав адресного процессора необходимо ввести регистры переадресации (TLB), в которых хранятся отдельные строки таблицы переадресации. Число TLB может находиться в пределах от 16 до 256. В системе команд необходимо предусмотреть команды работы с данными регистрами и позаботиться о том, чтобы эти команды были отнесены к привилегированным. Кроме собственно регистров TLB необходимо предусмотреть наличие необходимых управляющих регистров. Как минимум необходимо иметь регистр, в котором хранится абсолютный адрес таблицы страниц. Кроме того, может быть полезен регистр, в котором хранится, например случайный адрес буфера TLB. Необходимо предусмотреть команду очистки буфера TLB. Очищать буфер необходимо при переключении задачи, поскольку каждая задача имеет собственную таблицу страниц.

Типовая схема формирования физического адреса показана на рис. 14. Виртуальный адрес разбивается на два поля – поле N страницы и поле смещения. Полем N страницы задается номер виртуальной страницы, с которой работает пользователь. Это поле используется в качестве точки входа в таблицу переадресации, имеющую достаточно большой размер и хранящуюся в оперативной памяти. Часть таблицы хранится в аппаратных регистрах (TLB). Загрузка отдельных частей таблицы осуществляется под управлением операционной системы.

Каждая строка таблицы переадресации имеет два поля, в которых указываются, соответственно, начальный адрес физической страницы и атрибуты. В качестве атрибутов могут выступать: флажок наличия данной страницы в ОЗУ, флажок обращения, флажок изменения и флажки защиты.

Рис. 14

Флажок обращения фиксирует факт обращения к данной странице. Флажок изменения фиксирует факт обращения к данной странице по записи. Флажки защиты могут нести следующую информацию:

- разрешение чтения данных;

- разрешение записи;

- разрешение работы со страницей только в режиме ядра;

- разрешение выполнения.