Библиотека Компэла 171

паратного таймера timer_A3, что позволяет снизить загруженность вычисли­тельного ядра. Модуль таймера Timer_A3 автоматически определяет спадаю­щий фронт старт-бита и защелкивает содержимое информационных бит. Для приема или передачи одного бита требуется не более 26 программных циклов (включая циклы подпрограммы обработки прерывания). Таким образом, сте­пень загруженности вычислительного ядра для обслуживания реализованного UART является функцией, зависящей от частоты основных синхроимпульсов и скорости передачи данных. При использовании частоты MCLK, равной 3.58 МГц, для ведения обмена данными на скорости 9600 бод загрузка составит:

Программная загрузка = (26 циклов вычислительного ядра) * (9600 бод) / 3 579 545 = 6.9 %