рефераты конспекты курсовые дипломные лекции шпоры

Реферат Курсовая Конспект

Лабораторная работа №4. Исполнительные устройства ВМ

Лабораторная работа №4. Исполнительные устройства ВМ - раздел Компьютеры, ОРГАНИЗАЦИЯ ЭВМ И СИСТЕМ   Счетчики.Счетчиком Называют Устройство, Сигн...

 

Счетчики.Счетчиком называют устройство, сигналы на выходе которого отображают число импульсов, поступивших на счетный вход. JK-триггер может служить примером простейшего счетчика. Такой счетчик считает до двух. Счетчик, образованный цепочкой из m триггеров, может подсчитать в двоичном коде импульсов. Каждый из триггеров такой цепочки называют разрядом счетчика. Число m определяет количество разрядов двоичного числа, которое может быть записано в счетчик. Числоназывают коэффициентом (модулем) счета.

Информация снимается с прямых и (или) инверсных выходов всех триггеров. В паузах между входными импульсами триггеры сохраняют свои состояния, т.е. счетчик запоминает число входных импульсов.

Нулевое состояние всех триггеров принимается за нулевое состояние счетчика в целом. Остальные состояния нумеруются по числу поступивших входных импульсов. Когда число входных импульсов , происходит переполнение, после чего счетчик возвращается в нулевое состояние и цикл повторяется. Коэффициент счета, таким образом, характеризует число входных импульсов, необходимое для выполнения одного цикла и возвращения в исходное состояние. Число входных импульсов и состояние счетчика взаимно определены только для первого цикла.

После завершения каждого цикла на выходах последнего триггера возникают перепады напряжения. Это определяет второе назначение счетчиков: деление числа входных импульсов. Если входные сигналы периодичны и следуют с частотой , то частота выходных сигналов равна . В этом случае коэффициент счета называется коэффициентом деления и обозначается как .

У счетчика в режиме деления используется выходной сигнал только последнего триггера, промежуточные состояния остальных триггеров во внимание не принимаются. Всякий счетчик может быть использован как делитель частоты. Поэтому подобное устройство часто называют счетчиком-делителем. Такие делители имеют целочисленный коэффициент деления. Однако элементная база современной микроэлектроники позволяет создавать делители с дробными коэффициентами деления.

Символом счетчиков на схемах служат буквы CT, после символа проставляют число, характеризующее модуль счета (например CT2, CT10).

Основными эксплуатационными показателями счетчика являются емкость и быстродействие. Емкость счетчика, численно равная коэффициенту счета, равна числу импульсов за один цикл.

Быстродействие счетчика определяется двумя параметрами: разрешающей способностью и временем установки кода счетчика . Под разрешающей способностью подразумевают минимальное время между двумя входными сигналами, в течение которого не возникают сбои в работе. Обратная величина называется максимальной частотой счета. Время установки кода равно времени между моментом поступления входного сигнала и переходом счетчика в новое устойчивое состояние. Эти параметры зависят от быстродействия триггеров и способа их соединения между собой.

Счетчики различаются числом и типами триггеров, способами связей между ними, кодом, организацией счета и другими показателями. Цифровые счетчики классифицируются по следующим параметрам:

· коэффициент счета – двоичные (бинарные); двоично-десятичные (декадные) или с другим основанием счета; с произвольным постоянным и переменным (программируемым) коэффициентом счета;

· направление счета – суммирующие, вычитающие и реверсивные;

· способ организации внутренних связей – с последовательным, параллельным или с комбинированным переносом, кольцевые.

Классификационные признаки независимы и могут встречаться в разных сочетаниях: например, суммирующие счетчики бывают как с последовательным, так и с параллельным переносом, они могут иметь двоичный, десятичный или иной коэффициенты счета.

Введением дополнительных логических связей – обратных и прямых – двоичные счетчики преобразуются в недвоичные. Наибольшее распространение получили десятичные (декадные) счетчики, работающие с в двоично-десятичном коде (двоичный – по коду счета, десятичный – по числу состояний).

Десятичные счетчики организуются из четырехразрядных двоичных счетчиков. Избыточные шесть состояний исключаются введением дополнительных связей. Возможны два варианта построения схем: счет циклически идет от 0000B=0D до 1001B=9D и счет происходит от 0110B=6D до 1111B=15D (B, D – обозначения двоичного и десятичного чисел). Первый вариант на практике применяется чаще.

В суммирующем счетчике каждый входной импульс увеличивает на единицу число, записанное в счетчик, при этом перенос информации из одного разряда в другой, более старший, имеет место, когда происходит смена состояний 1 на 0.

Вычитающий счетчик действует обратным образом: двоичное число, хранящееся в счетчике, с каждым поступающим импульсом уменьшается на единицу. Переполнение вычитающего счетчика происходит после достижения им нулевого состояния. Перенос из младшего разряда в старший здесь имеет место при смене состояния младшего разряда с 0 на 1.

Реверсивный счетчик может работать в качестве суммирующего и вычитающего. Эти счетчики имеют дополнительные входы для задания направления счета. Режим работы определяется управляющими сигналами на этих входах. В программе EWB таки счетчики представлены ИМС 74163 и 74169 (отечественные аналоги К155ИЕ18, ИЕ17).

Счетчики с последовательным переносом представляют собой цепочку триггеров, в которой импульсы, подлежащие счету, поступают на вход первого триггера, а сигнал переноса передается последовательно от одного разряда к другому.

Главное достоинство счетчиков с последовательным переносом – простота схемы. Увеличение разрядности осуществляется подключением дополнительных триггеров к выходу последнего триггера. Основной недостаток счетчиков с последовательным переносом – сравнительно низкое быстродействие, поскольку триггеры срабатывают последовательно, один за другим. Счетчики этого класса в библиотеке EWB не представлены.

Максимальная частота счета определяется режимом работы. Если считывание состояния счетчика должно происходить после каждого входного импульса, как это имеет место, например, при счете до заданного числа, то максимальная частота равна , где m – число разрядов; − задержка переключения одного триггера; - время срабатывания внешнего элемента или считывающей схемы.

Счетчики с параллельным переносом состоят из синхронных триггеров. Счетные импульсы подаются одновременно на все тактовые входы, а каждый из триггеров цепочки служит по отношения к последующим только источником информационных сигналов. Срабатывание триггеров параллельного счетчика происходит синхронно, и задержка переключения всего счетчика равна задержке одного триггера. В таких счетчиках используются JK- и D-триггеры. В схемном отношении они сложнее счетчиков с последовательным переносом. Число разрядов у этих счетчиков обычно невелико (4…6), поскольку с повышением числа разрядов число внутренних логических связей быстро растет.

Счетчики с параллельным переносом применяются в быстродействующих устройствах. Они обладают более высокой помехоустойчивостью, так как в паузах между импульсами триггеры счетчика блокированы. К их недостаткам следует отнести меньшую нагрузочную способность отдельных разрядов из-за дополнительной нагрузки внутренними связями. Каскад, предшествующий счетчику, должен иметь достаточную мощность, чтобы управлять входами нескольких триггеров.

Счетчики с параллельным переносом (их чаще называют синхронными) в библиотеке EWB представлены счетчиками 74160, 74162, 74163, 74169 (аналоги К155ИЕ9, ИЕ11, ИЕ18, ИЕ17 соответственно).

В счетчике с параллельно-последовательным переносом триггеры объединены в группы так, что отдельные группы образуют счетчики с параллельным переносом, а группы соединяются последовательно. В роли групп могут быть и готовые счетчики. Счетчики этого типа, как правило, много разрядные. Общий коэффициент счета равен произведению коэффициентов счета всех групп. По быстродействию они занимают промежуточное положение.

Счетчики-делители, оформленные как самостоятельные изделия, имеются в составе многих серий микросхем. Номенклатуру счетчиков отличает большое разнообразие. Многие из них обладают универсальными свойствами и позволяют управлять коэффициентом и направление счета, вводить до начала цикла исходное число, прекращать счет по команде, наращивать число разрядов и т.п. С помощью готовых счетчиков можно решить большинство практических задач, возникающих перед разработчиком аппаратуры.

В ряде случаев может возникнуть потребность в счетчиках с нетиповыми характеристиками. Они создаются из отдельных триггеров и логических элементов.

Проектирование счетчика сводится к определению числа триггеров и организации связей между ними и логическими элементами, а также вычислению разрешающей способности счетчика (максимальной частоты счета).

На первом шаге проектирования заданный коэффициент счета (деления) преобразуется в двоичный код. Число разрядов двоичного числа показывает, сколько триггеров должен иметь счетчик, а число единиц определяет число входов логического элемента. Входы элемента подключаются к прямым выходам Q тех триггеров, которые соответствуют единицам двоичного числа. Следует только учитывать, что первый, входной триггер отображает младший разряд числа. Выход логического элемента соединяется со входами установки нуля (входы R) всех триггеров, от которых сделаны отводы, а также тех, которые непосредственно за ними следуют.

Результаты проектирования применимы к триггерам разных видов логики, однако реальные схемы при этом могут различаться в деталях. Поскольку принудительная установка в нуль по R-входу у некоторых типов триггеров осуществляется сигналами логического нуля (ТТЛ, ДТЛ), у других – сигналами логической единицы (КМОП), в первом случае дожжен быть применен логический элемент И-НЕ, во втором – И. Кроме того, в суммирующем счетчике опрокидывание каждого последующего триггера должно происходить тогда, когда сигнал на выходе предыдущего триггера изменяется от 1 к 0, поэтому важен порядок соединения триггеров между собой. Если в счетчике применяются триггеры с прямым управлением (по фронту ), их входы присоединяются к инверсным выходам предыдущих. В случае триггеров с инверсным управлением входы подключают к прямым выходам. Добавив к исходной схеме несколько дополнительных элементов, можно расширить ее возможности – сделать счетчик с самоостановом (одноразового действия) или обеспечить в режиме деления кратковременный импульс на выходе последнего триггера.

Рассмотрим микросхему 74160 (К155ИЕ9), являющуюся библиотечным компонентом EWB. 74160 – четырехразрядный двоично-десятичный (декадный) синхронный счетчик (рис. 60). Он запускается положительным перепадом тактового импульса и имеет синхронную загрузку (предварительную установку каждого триггера по входам A, B, C, D). Несколько счетчиков ИЕ9 образуют синхронный многодекадный счетчик. Сброс всех триггеров – асинхронный по общему входу сброса CLR’.

Рис. 60. Счетчик 74160

 

Счетчик содержит внутреннюю логику ускоренного переноса, и все триггеры получают перепад тактового импульса одновременно. Изменения выходных состояний триггеров совпадают по времени, поэтому в выходных импульсных последовательностях нет пиковых помех. Запускающий тактовый фронт импульса – положительный.

Счетчик ИЕ9 полностью программируемый, поскольку на каждом из его выходов можно установить требуемый логический уровень. Такая предварительная установка происходит синхронно с перепадом тактового импульса и не зависит от того, какой уровень присутствует на входах разрешения счета ENP и ENT. Напряжение низкого уровня, поступившее на вход параллельной загрузки LOAD’, останавливает счет и разрешает подготовленным на входах A, B, C, D данным загрузиться в счетчик в момент прихода следующего положительного перепада тактового импульса (от низкого к высокому уровню или при переходе от 0 к 1).

Сброс счетчика ИЕ9 – асинхронный. Если на общий вход сброса CLR поступило напряжение низкого уровня, на выходах всех четырех триггеров устанавливаются низкие уровни независимо от сигналов на входах CLK, LOAD’, ENT, ENP. Внутренняя схема ускоренного переноса необходима для синхронизации многодекадной цепи счетчиков ИЕ9. Специально для синхронного каскадирования микросхема имеет два входа разрешения: ENP (параллельный) и ENT (вспомогательный), а также выход RCO (окончание счета).

Счетчик считает тактовые импульсы, если на обоих его входах ENP и ENT напряжение высокого уровня. Вход ENT последующего счетчика получает разрешение счета в виде напряжения высокого уровня от выхода RCO предыдущего счетчика. Длительность высоких уровней (сигнала логической 1) на выходе RCO примерно соответствует длительности высокого уровня на выходе QA предыдущего счетчика.

Для счетчиков ИЕ9 не допускаются перепады от высокого уровня к низкому на входах ENP и ENT, если на тактовом входе присутствует напряжение низкого уровня. Нельзя подавать положительный перепад на вход LOAD’, если на тактовом входе присутствует напряжение низкого уровня, а на входах ENP и ENT – высокого (во время перепада или перед ним). Сигналы на входах ENP и ENT можно изменять, если на тактовом входе CLK присутствует напряжение низкого уровня. Когда на входе LOAD’ появляется высокий уровень, а входы ENP и ENT неактивны (т.е. на ENP и ENT низкий уровень), то вместе с последующим положительным перепадом тактового импульса на выходах QA, QB, QC, QD появится код от входов A, B, C, D.

Подавая сигналы высокого уровня на входы ENP и ENT при низком уровне сигнала на тактовом входе, получим на выходах наложение кодов загрузки и внутреннего счета. Если при низком уровне тактового сигнала на входы ENP, ENT и LOAD’ поданы положительные перепады, нарастающие от низкого уровня к высокому, тактовый перепад изменит код на выходах QA, QB, QC, QD на последующий.

При входных сигналах высокого уровня счетчик 74160 (К155ИЕ9) потребляет ток питания 94 мА, 74LS160A (К555ИЕ9) – 32 мА; если все выходные сигналы имеют низкий уровень, то 101 и 32 мА соответственно. Максимальная частота счета 25 МГц. Время распространения сигнала от входа CLK до выхода RCO составляет 35 и 27 нс, а время сброса (от входа CLR’ до выходов Q) 38 и 28 нс.

Микросхема 74161 (К155ИЕ10) - четырехразрядный двоичный (бинарный) синхронный счетчик, по своему функционированию аналогичен микросхеме ИЕ9 и отличается от нее тем, что считает в двоичном коде, и его коэффициент пересчета равен 16. В остальном ее работа и правила включения те же.

Микросхема 74162 (К155ИЕ11) - четырехразрядный двоично-десятичный (декадный) синхронный счетчик. Логика его работы соответствует логике работы счетчиков ИЕ9. Отличие лишь в том, что для сброса в состояние 0 счетчика ИЕ9 необходима подача на вход CLR логического 0, а для сброса в состояние 0 счетчика ИЕ11 кроме подачи на вход CLR (разрешение установки 0) логического 0 необходима подача тактового импульса отрицательной полярности на вход CLK, по спаду которого и происходит сброс счетчика. Таким образом, все изменения выходных сигналов этой микросхемы происходят по спаду импульсов отрицательной полярности на входе CLK.

Микросхема 74163 (К155ИЕ18) - четырехразрядный двоичный (бинарный) синхронный счетчик, аналогичен по функционированию микросхеме ИЕ11, но его коэффициент пересчета равен 16.

Микросхема 74168 (К155ИЕ16) - четырехразрядный двоично-десятичный (декадный) реверсивный синхронный счетчик. Разводка совпадает с разводкой микросхемы ИЕ9, за исключением вывода 1, для описываемой микросхемы это вход изменения направления счета D/U’, вход сброса отсутствует. При логической 1 на входе D/U’ счетчик считает вверх, при логическом 0 - вниз.

Микросхема 74169 (К155ИЕ17) - четырехразрядный двоичный (бинарный) реверсивный синхронный счетчик, аналогичен по функционированию микросхеме ИЕ16, но его коэффициент пересчета равен 16.

Регистры. Основное назначение регистров – хранение и преобразование многоразрядных двоичных чисел. Регистры наряду со счетчиками и запоминающими устройствами являются наиболее распространенными устройствами цифровой техники. При сравнительной простоте регистры обладают большими функциональными возможностями. Они используются в качестве запоминающих и управляющих устройств, генераторов и преобразователей кодов, счетчиков, делителей частоты, узлов временной задержки. Элементами структуры регистров являются синхронные триггеры D- или JK-типа с динамическим или статическим управлением. Одиночный триггер может запоминать (регистрировать) один разряд (бит) двоичной информации. Такой триггер можно считать одноразрядным регистром. Занесение информации в регистр называют операцией ввода или записи. Выдача информации к внешним устройствам характеризует операцию вывода или считывания. Запись информации в регистр не требует его предварительного обнуления.

Понятие «весовой коэффициент» к разрядам регистра в отличие от счетчика не применимо, поскольку весовая зависимость между отдельными разрядами целиком определяется записанной в регистр информацией.

Все регистры в зависимости от функциональных свойств подразделяются на две категории – накопительные (регистры памяти, хранения) и сдвигающие. В свою очередь, сдвигающие регистры делятся по способу ввода и вывода информации на параллельные, последовательные и комбинированные (параллельно-последовательные и последовательно-параллельные), по направлению передачи (сдвига) информации – на однонаправленные и реверсивные.

Наиболее простыми являются регистры памяти. Их назначение – хранение двоичной информации небольшого объема в течение короткого промежутка времени. Эти регистры представляют собой набор синхронных триггеров, каждый из которых хранит один разряд двоичного числа. Ввод (запись) и вывод (считывание) информации производится параллельным кодом. Ввод обеспечивается тактовым импульсом, с приходом очередного тактового импульса записанная информация обновляется. Считывание производится в прямом или обратном коде (в последнем случае с инверсных выходов).

Регистры хранения представляют собой наборы триггеров с независимыми информационными входами и обычно общим тактовым выходом. В таком качестве используются синхронные триггеры, составленные из микросхем, содержащих в одном корпусе несколько самостоятельных триггеров, например 74175 (К155ТМ8), 74179 (К155ТМ9) и другие, которые можно рассматривать как 4-6 разрядные регистры памяти. Наращивание разрядности регистров памяти достигается добавлением нужного числа триггеров, тактовые входы которых подсоединяют к шине синхронизации.

Регистр 74173 (К155ИР15) является библиотечным компонентом EWB и может служить примером устройства хранения с тремя выходными состояниями (рис. 61).

Рис. 61. Регистр 74173

 

Микросхема 74173 – четырехразрядный регистр. Он имеет выходы 1Q…4Q с третьим Z-состоянием (при сигнале 1 на выводах G1’, G2’), а его выходы 1D…4D снабжены логическими элементами разрешения записи путем подачи логического 0 на входы M, N (в EWB ошибочно показаны прямыми). Используется регистр как четырехразрядный источник кода, способный обслуживать непосредственно шину данных цифровой системы.

Загрузка информации в регистр производится синхронно с положительным перепадом тактового импульса, если на входах M, N присутствуют напряжения низкого уровня. Если на одном из этих входов напряжение высокого уровня, после прихода положительного тактового перепада в регистре должны остаться прежние данные. Вход сброса CLR имеет высокий активный уровень. Если на входы G1’, G2’ подано напряжение активного низкого уровня, данные, содержащиеся в регистре, отображаются на выходах 1Q…4Q, присутствие хотя бы одного напряжения высокого уровня на входах разрешения G1’, G2’ вызывает Z-состояние (размыкание) для выходных линий. При этом данные из регистра в шину данных систем не проходят, выходы регистра не влияют на работу других аналогичных выходов, присоединенных к проводникам шины. На работу входов сброса CLR и тактового CLK смена уровней на входах разрешения влияния не оказывает.

Регистр 74173 (К155ИР15) потребляет ток 72 мА и имеет тактовую частоту до 25 МГц; вариант 74LL173 потребляет ток 30 мА, его тактовая частота 30 МГц.

Вторым наиболее распространенным классом регистров являются регистры сдвига, которые отличаются большим разнообразием как в функциональном отношении, так в отношении схемных решений и характеристик. Ркгистры сдвига, помимо операции хранения, осуществляют преобразование последовательного двоичного кода в параллельный, а параллельного – в последовательный, выполняют арифметические и логические операции, служат в качестве элементов временной задержки. Своим названием они обязаны характерной для этих устройств операции сдвига. С приходом каждого тактового импульса происходит перезапись (сдвиг) содержимого триггера каждого разряда в соседний разряд без изменения порядка следования единиц и нулей. При сдвиге информации вправо после каждого тактового импульса бит из более старшего разряда сдвигается в младший, а при сдвиге влево – наоборот.

На отечественных схемах символом регистра служат буквы RG. Для регистров сдвига указывается также направление сдвига: > - вправо; < - влево; <-> - реверсивный (двунаправленный).

Работу регистра сдвига рассмотрим на примере библиотечного регистра 74195 (К155ИР12) – быстродействующий четырехразрядный регистр для выполнения операций сдвига, счета, накопления и взаимного параллельно-последовательного преобразования цифровых слов (рис. 62).

Рис. 62. Регистр 74195

 

Через вход SH/LD’ загружаются параллельные данные и производится их сдвиг вправо. Если на этом входе присутствует напряжение высокого уровня, через входы первого триггера J и K’ в регистр вводятся последовательные данные. Вход J имеет высокий активный уровень, вход K’ – низкий; если эти входы соединить, получим простой D-вход. Данные сдвигаются в направлении от QA к QB, QC, а затем к QD после каждого положительного перепада на тактовом входе CLK.

Если на входе SH/LD’ присутствует напряжение низкого (активного) уровня, все четыре триггера регистра запускаются одним тактовым перепадом (от низкого уровня к высокому). Тогда данные от параллельных входов A…D передаются на соответствующие выходы QA…QD.

Для режима сдвига напряжение на входе SH/LD’ надо зафиксировать на высоком уровне. Имеются следующие режимы сдвига: сдвиг и установка по первому каскаду (JK’=11); сдвиг и сброс по первому каскаду (JK’=00); сдвиг и переключение первого каскада (JK’=10); сдвиг и хранение в первом каскаде (JK’=01).

Из-за того, что все операции в регистре ИР12 строго синхронны и запускается он фронтом импульса, логические уровни на входах J, K’, A…D, SH/LD’ можно произвольно менять до прихода фронта запуска. Низким уровнем на входе CLR’ всем выходным сигналам присваивается низкий уровень.

Напряжение низкого уровня на входе CLR’ означает также запрет на действие тактового импульса CLK, для правильного сбора данных надо выбрать момент, когда на входе CLK присутствует напряжение низкого уровня.

Арифметические сумматоры и АЛУ. Арифметические сумматоры являются составной частью так называемых арифметико-логических устройств (АЛУ) микропроцессоров (МП). Они используются также для формирования физического адреса ячеек памяти в МП с сегментной организацией памяти. В программе EWB арифметические сумматоры представлены двумя базовыми устройствами: полусумматором и полным сумматором (рис. 63).

Рис. 63. Полусумматор и полный сумматор

 

Они имеют следующие назначения выводов: A, B – входы слагаемых, – результат суммирования, Co – выход переноса, Ci – вход переноса. Многоразрядный сумматор создается на базе одного сумматора и n полных сумматоров. В качестве примера на рис. 5. приведена структура трехразрядного сумматора. На входы A1, A2, A3 и B1, B2, B3 подаются первое и второе слагаемое соответственно, а с выходов S1, S2, S3 снимается результат суммирования.

Рис. 64. Трехразрядный сумматор.

 

В каталоге CIRCUITS программы EWB 5.12 имеется схема включения четырехразрядного АЛУ (файл alu181.ewb) на базе серийной микросхемы 74181 (отечественный аналог К155ИП3). В несколько переработанном виде она показана на рис. 65. ИМС 74181 обеспечивает 32 режима работы АЛЛУ в зависимости от состояния управляющих сигналов на входах M, S0, S1, S2, S3, а также допускает наращивание разрядности (вход CN и выход CN+4 для переносов).

 

 

Рис. 65. Схема включения ИМС 74181 в режиме сумматора без переноса.

 

Значения четырехразрядных операндов A и B на входе задаются с помощью генератора слова и в шестнадцатеричном коде отображаются одноименными алфавитно-цифровыми индикаторами. На выходах F0…F3 результат суммирования отображается индикатором F.

Изменяя состояния сигналов на управляющих входах, можно промоделировать большинство функций АЛУ, используемых в МП. Приведем перечень этих функций.

Логические функции (на входе M сигнал 1); выполняются поразрядно, переносы не учитываются.

Код 0000 на входах S3, S2, S1, S0; при этом выполняется логическая функция A’ – данные со входов A передаются на выходы F с инверсией;

0001 – (A+B)’ – поразрядная операция ИЛИ с инверсией над операндами A и B;

0010 – A’B – операция И инвертированного операнда A и операнда B;

0011 – 0 – нет операции;

0100 – (AB)’ – операция И с инверсией;

0101 – B’ – инверсия операнда B;

0110 – AÅB – операция Исключающее ИЛИ;

0111 – AB’ – операция И над операндами А и инверсией B;

1000 – A’+B – операция ИЛИ над инверсией А и операндом B;

1001 – (A+B)’ - операция ИЛИ с инверсией;

1010 – B – передача на выход операнда B;

1011 – AB - операция И;

1100 – 1;

1101 – A+B’ - операция ИЛИ над инверсией B и операндом А;

1110 – A+B - операция ИЛИ;

1111 – A - передача на выход операнда А;

Арифметические операции (M=0) без переноса (CN=1) и с переносом (CN=0, данные приводятся в круглых скобках):

0000 – A – передача на выход операнда A (A+1 – суммирование операнда A с 1 переноса);

0001 – A+B – операция суммирования без учета переноса ((A+B)+1 – суммирование с учетом переноса);

0010 – A+B’ – операция суммирования операнда A с инверсией операнда B без учета переноса ((A+B’)+1 – то же, но с учетом переноса);

0011 – -1 (0);

0100 – A+AB’ (A+AB’+1);

0101 – (A+B)+AB’ ((A+B)+AB’+1);

0110 – A-B-1 (A-B);

0111 – AB’-1 (AB’);

1000 – A+AB (A+AB+1);

1001 – A+B (A+B+1);

1010 – (A+B’)+AB ((A+B’)+AB+1);

1011 – AB-1 (AB);

1100 – A+A (A+A+1);

1101 – (A+B)+A ((A+B)+A+1);

1110 – (A+B’)+A ((A+B’)+A+1);

1111 – A-1 (A).

 

Задания для лабораторной работы:

 

1. Провести моделирование и описать порядок работы схемы счетчика с коэффициентом счета 6 на JK-триггерах. Устранить ошибку в схеме.

 

2. С помощью логического преобразователя исследовать внутреннюю структуру библиотечного полусумматора, представить ее логическими элементами.

 

3. Реализовать при помощи АЛУ операцию суммирования с переносом A+B+1 (см. рис. 66). Проверить правильность функционирования.

 

4. Провести моделирование регистра 74195 в режиме приема данных.

 

 

5. Провести моделирование и описать порядок работы схемы счетчика. Выявить и устранить недостатки.

 

 

6. При помощи генератора слова и алфавитно-цифрового индикатора проверить правильность функционирования трехразрядного сумматора на рис. 64.

 

7. Реализовать при помощи АЛУ операцию вычитания A-B (см. рис. 65). Проверить правильность функционирования.

 

8. Разработать и провести моделирование схемы счетчика с коэффициентом счета 3 на JK-триггерах (см. схему из варианта №1). Описать порядок работы схемы.

 

9. Разработать и провести моделирование схемы счетчика с коэффициентом счета 35 (см. схему из варианта №5). Описать порядок работы схемы.

 

10. Провести моделирование регистра 74195 в режиме сдвига (см. схему из варианта №4). Исследовать режим сдвига и установки по первому каскаду.

 

11. Реализовать при помощи АЛУ операцию A+B’ (см. рис. 65). Проверить правильность функционирования.

 

12. Провести моделирование двоичного счетчика 74163. В качестве задающего генератора используйте функциональный генератор, к выходам счетчика подсоедините алфавитно-цифровой индикатор.

 

13. С помощью логического преобразователя исследовать внутреннюю структуру библиотечного полного сумматора, представить ее логическими элементами.

 

14. Провести моделирование регистра 74195 в режиме сдвига (см. схему из варианта №4). Исследовать режим сдвига и сброса по первому каскаду.

 

15. Реализовать при помощи АЛУ операцию AB (см. рис. 65). Проверить правильность функционирования.


– Конец работы –

Эта тема принадлежит разделу:

ОРГАНИЗАЦИЯ ЭВМ И СИСТЕМ

Сибирский государственный аэрокосмический университет... имени академика М Ф Решетнева... ОРГАНИЗАЦИЯ ЭВМ И СИСТЕМ...

Если Вам нужно дополнительный материал на эту тему, или Вы не нашли то, что искали, рекомендуем воспользоваться поиском по нашей базе работ: Лабораторная работа №4. Исполнительные устройства ВМ

Что будем делать с полученным материалом:

Если этот материал оказался полезным ля Вас, Вы можете сохранить его на свою страничку в социальных сетях:

Все темы данного раздела:

Уровни детализации структуры вычислительной машины
  Вычислительная машина как законченный объект являет собой плод усилий спе­циалистов в самых различных областях человеческих знаний. Каждый специалист рассматривает вычислительную ма

Эволюция средств автоматизации вычислений
Попытки облегчить, а в идеале автоматизировать процесс вычислений имеют давнюю историю, насчитывающую более 5000 лет. С развитием науки и технологий средства автоматизации вычислений непрерывно сов

Нулевое поколение (1492-1945)
  Для полноты картины упомянем два события, произошедшие до нашей эры: пер­вые счеты — абак, изобретенные в древнем Вавилоне за 3000 лет до н. э., и их более «современный» вариант с к

Первое поколение(1937-1953)
  На роль первой в истории электронной вычислительной машины в разные периоды претендовало несколько разработок. Общим у них было использование схем на базе электронно-вакуумных ламп

Второе поколение (1954-1962)
  Второе поколение характеризуется рядом достижений в элементной базе, струк­туре и программном обеспечении. Принято считать, что поводом для выделения нового поколения ВМ стали техно

Третье поколение (1963-1972)
  Третье поколение ознаменовалось резким увеличением вычислительной мощно­сти ВМ, ставшим следствием больших успехов в области архитектуры, технологии и программного обеспечения. Осно

Четвертое поколение (1972-1984)
  Отсчет четвертого поколения обычно ведут с перехода на интегральные микро­схемы большой (large-scale integration, LSI) и сверхбольшой (very large-scale inte­gration, VLSI) степени и

Пятое поколение (1984-1990)
  Главным поводом для выделения вычислительных систем второй половины 80-х го­дов в самостоятельное поколение стало стремительное развитие ВС с сотнями процессоров, ставшее побудитель

Концепция машины с хранимой в памяти программой
  Исходя из целей данного раздела, введем новое определение термина «вычисли­тельная машина» как совокупности технических средств, служащих для автома­тизированной обработки дискретны

Принцип двоичного кодирования
  Согласно этому принципу, вся информация, как данные, так и команды, кодиру­ются двоичными цифрами 0 и 1. Каждый тип информации представляется двоичной последовательностью и имеет св

Принцип программного управления
  Все вычисления, предусмотренные алгоритмом решения задачи, должны быть пред­ставлены в виде программы, состоящей из последовательности управляющих слов — команд. Каждая команда пред

Принцип однородности памяти
  Команды и данные хранятся в одной и той же памяти и внешне в памяти неразли­чимы. Распознать их можно только по способу использования. Это позволяет про­изводить над командами те же

Фон-неймановская архитектура
В статье фон Неймана определены основные устройства ВМ, с помощью которых должны быть реализованы вышеперечисленные принципы. Большинство совре­менных ВМ по своей структуре отвечают принципу програ

Структуры вычислительных машин
  В настоящее время примерно одинаковое распространение получили два способа построения вычислительных машин: с непосредственными связями и на основе шины. Типичным представи

Структуры вычислительных систем
  Понятие «вычислительная система» предполагает наличие множества процессо­ров или законченных вычислительных машин, при объединении которых исполь­зуется один из двух подходов.

Перспективные направления исследований в области архитектуры
  Основные направления исследований в области архитектуры ВМ и ВС можно ус­ловно разделить на две группы: эволюционные и революционные. К первой груп­пе следует отнести исследования,

Понятие архитектуры системы команд
  Системой команд вычислительной машины называют полный перечень команд, которые способна выполнять данная ВМ. В свою очередь, под архитектурой сис­темы команд (АСК) принято определят

Стековая архитектура
Стеком называется память, по своей структурной организации отличная от основной памяти ВМ. Принципы построения стековой памяти детально рассматриваются позже, здесь же выделим только те аспекты, ко

Аккумуляторная архитектура
Архитектура на базе аккумулятора исторически возникла одной из первых. В ней для хранения одного из операндов арифметической или логической операции в процессоре имеется выделенный регистр — аккуму

Регистровая архитектура
  В машинах данного типа процессор включает в себя массив регистров (регистровый файл), известных как регистры общего назначения (РОН). Эти регистры, в каком-то смысле, можно рассматр

Архитектура с выделенным доступом к памяти
В архитектуре с выделенным доступом к памяти обращение к основной памяти возможно только с помощью двух специальных команд: load и store. В английской транскрипции данную архитектуру

Форматы команд
Типовая команда, в общем случае, должна указывать: · подлежащую выполнению операцию; · адреса исходных данных (операндов), над которыми выполняется операция; · адрес, по

Длина команды
Это важнейшее обстоятельство, влияющее на организацию и емкость памяти, структуру шин, сложность и быстродействие ЦП. С одной стороны, удобно иметь в распоряжении мощный набор команд, то есть как м

Разрядность адресной части
В адресной части команды содержится информация о местонахождении исходных данных и месте сохранения результата операции. Обычно местонахождение каждого из операндов и результата задается в команде

Количество адресов в команде
  Для определения количества адресов, включаемых в адресную часть, будем использовать термин адресность. В «максимальном» варианте необходимо указать три компонента: адрес первого опе

Адресность и время выполнения программы
  Время выполнения одной команды складывается из времени выполнения опера­ции и времени обращения к памяти. Для трехадресной команды последнее суммируется из четырех составля

Способы адресации операндов
  Вопрос о том, каким образом в адресном поле команды может быть указано место­положение операндов, считается одним из центральных при разработке архитек­туры ВМ. С точки зрения сокра

Непосредственная адресация
  При непосредственной адресации (НА) в адресном поле команды вместо адреса содержится непосредственно сам операнд (рис. 15). Этот способ может приме­няться при выполнении арифметичес

Прямая адресация
  При прямой или абсолютной адресации (ПА) адресный код прямо указывает но­мер ячейки памяти, к которой производится обращение (рис. 22), то есть адресный код совпадает с исполнительн

Косвенная адресация
  Одним из путей преодоления проблем, свойственных прямой адресации, может служить прием, когда с помощью ограниченного адресного поля команды указы­вается адрес ячейки, в свою очеред

Регистровая адресация
  Регистровая адресация (РА) напоминает прямую адресацию. Различие состоит в том, что адресное поле инструкции указывает не на ячейку памяти, а на регистр процессора (рис. 24). Иденти

Косвенная регистровая адресация
  Косвенная регистровая адресация (КРА) представляет собой косвенную адреса­цию, где исполнительный адрес операнда хранится не в ячейке основной памяти, а в регистре процессора. Соотв

Адресация со смещением
  При адресации со смещением исполнительный адрес формируется в результате суммирования содержимого адресного поля команды с содержимым одного или нескольких регистров процессора (рис

Относительная адресация
  При относительной адресации (ОА) для получения исполнительного адреса опе­ранда содержимое подполя Aк команды складывается с содержимым счетчика ко­манд (рис. 27). Таким

Базовая регистровая адресация
  В случае базовой регистровой адресации (БРА) регистр, называемый базовым, со­держит полноразрядный адрес, а подполе Ас — смещение относительно этого ад­реса. Ссылка на ба

Индексная адресация
  При индексной адресации (ИА) подполе Ас содержит адрес ячейки памяти, а ре­гистр (указанный явно или неявно) — смещение относительно этого адреса. Как видно, этот способ

Страничная адресация
  Страничная адресация (СТА) предполагает разбиение адресного пространства на страницы. Страница определяется своим начальным адресом, выступающим в ка­честве базы. Старшая часть этог

Цикл команды
  Программа в фон-неймановской ЭВМ реализуется центральным процессором (ЦП) посредством последовательного исполнения образующих эту программу команд. Действия, требуемые для выборки (

Основные показатели вычислительных машин
  Использование конкретной вычислительной машины имеет смысл, если ее показатели соответствуют показателям, определяемым требованиями к реализации заданных алгоритмов. В качестве осно

Программная архитектура i80х86
Одним из наиболее распространенных процессоров общего назначения на данный момент являются процессоры с архитектурой x86 (Intel IA-32). Родоначальником семейства этих процессоров явился ЦП i8086. И

Сегмент кода.
  В сегменте кода обычно записываются команды микропроцессора, которые выполняются последовательно друг за другом. Для определения адреса следующей команды после выполнения предыдущей

Переменные в программе.
  Во всех остальных сегментах выделяется место для переменных, используемых в программе. Разделение на сегменты данных, сегмент стека и сегмент дополнительных данных связано с тем, чт

Сегмент стека.
  Для хранения временных значений, для которых нецелесообразно выделять переменные, предназначена специальная область памяти, называемая стеком. Для адресации такой области служит сег

Микропроцессор i8086
  С точки зрения программиста микропроцессор представляется в виде набора регистров. Регистры предназначены для хранения некоторых данных и поэтому, в некотором смысле, они соответств

Доступ к ячейкам памяти
  Как уже отмечалось, в состав любой микропроцессорной системы обязательно должна входить память, в которой располагаются программы и необходимые для их работы данные. Физическая и ло

Команды микропроцессора
  Программа, работающая в микропроцессорной системе, в конечном виде представляет собой набор байтов, воспринимаемый микропроцессором как код той или иной команды вместе с соответству

Основные группы команд и их краткая характеристика
  Для упрощения процесса программирования на языке ассемблера используется мнемоническая запись команд микропроцессора (обычно в виде сокращений английских слов, описывающих действия

Способы адресации в архитектуре i80x86
  Рассмотренные выше способы адресации могут быть в полной мере применены при написании программы на языке ассемблера. Рассмотрим методы реализации наиболее часто применяющихся способ

Адресация ячеек памяти
Кроме регистров и констант в командах можно использовать ячейки памяти. Естественно, что они могут использоваться и как источник и как приемник данных. Более точно, в командах используется

Прямая адресация
При прямой адресации в команде указывается смещение, которое соответствует началу размещения в памяти соответствующего операнда. По умолчанию, при использовании упрощенных директив описания сегмент

Косвенная адресация
При косвенной адресации смещение соответствующего операнда в сегменте содержится в одном из регистров микропроцессора. Таким образом, текущее содержимое регистра микропроцессора определяет исполнит

Косвенная адресация по базе
При использовании косвенной адресации к содержимому регистра можно добавлять константу. В этом случае исполнительный адрес вычисляется как сумма содержимого соответствующего регистра и этой констан

Адресация по базе с индексированием
В микропроцессоре i8086 можно использовать также комбинацию косвенной индексной адресации и адресации по базе. Исполнительный адрес операнда определяется как сумма трех составляющих – содержимого д

Лабораторная работа №1. Программная архитектура процессора i8086
  На языке ассемблера процессора i8086 с использованием любого удобного пакета (рекомендуется TASM) реализуйте следующие задачи:   1. Протабулировать функцию у

Структура взаимосвязей вычислительной машины
  Совокупность трактов, объединяющих между собой основные устройства ВМ (цен­тральный процессор, память и модули ввода/вывода), образует структуру взаи­мосвязей вычислительной машины.

Типы шин
  Важным критерием, определяющим характеристики шины, может служить ее це­левое назначение. По этому критерию можно выделить: · шины «процессор-память»; · шины ввода

Системная шина
  С целью снижения стоимости некоторые ВМ имеют общую шину для памяти и устройств ввода/вывода. Такая шина часто называется системной. Системная шина служит для физического и логическ

Вычислительная машина с одной шиной
  В структурах взаимосвязей с одной шиной имеется одна системная шина, обеспечивающая обмен информацией между процессором и памятью, а также между УВВ с одной стороны, и процессором л

Вычислительная машина с двумя видами шин
  Хотя контроллеры устройств ввода/вывода (УВВ) могут быть подсоединены не­посредственно к системной шине, больший эффект достигается применением од­ной или нескольких шин ввода/вывод

Вычислительная машина с тремя видами шин
  Для подключения быстродействующих периферийных устройств в систему шин может быть добавлена высокоскоростная шина расширения.  

Механические аспекты
  Основная шина, объединяющая устройства вычислительной машины, обычно размещается на так называемой объединительной или материнской плате. Шину образуют тонкие параллельные медные по

Электрические аспекты
  Все устройства, использующие шину, электрически подсоединены к ее сигналь­ным линиям, представляющим собой электрические проводники. Меняя уровни напряжения на сигнальных линиях, ве

Распределение линий шины
  Любая транзакция на шине начинается с выставления ведущим устройством ад­ресной информации. Адрес позволяет выбрать ведомое устройство и установить соединение между ним и ведущим. Д

Выделенные и мультиплексируемые линии
  В некоторых ВМ линии адреса и данных объединены в единую мультиплексируемую шину адреса/данных. Такая шина функционирует в режиме разделения времени, по­скольку цикл шины разбит на

Схемы приоритетов
  Каждому потенциальному ведущему присваивается определенный уровень прио­ритета, который может оставаться неизменным (статический или фиксированный приоритет) либо изменяться по како

Схемы арбитража
  Арбитраж запросов на управление шиной может быть организован по централизо­ванной или децентрализованной схеме. Выбор конкретной схемы зависит от тре­бований к производительности и

Интерфейс PCI
  Доминирующее положение на рынке ПК достаточное длительное время занимали системы на основе шины PCI (Peripheral Component Interconnect – Взаимодействие периферийных компонентов). Эт

Порт AGP
  С повсеместным внедрением технологий мультимедиа пропускной способности шины PCI стало не хватать для производительной работы видеокарты. Чтобы не менять сложившийся стандарт на шин

PCI Express
  Интерфейс PCI Express (первоначальное название - 3GIO) использует концепцию PCI, однако физическая их реализация кардинально отличается. На физическом уровне PCI Express представляе

Локализация данных
  Под локализацией данных будем понимать возможность обращения к одному из ВУ, а также адресации данных на нем. Адрес ВУ обычно содержится в адресной части команд ввода/вывод

Управление и синхронизация
  Функция управления и синхронизации заключается в том, что МВВ должен коор­динировать перемещение данных между внутренними ресурсами ВМ и внешними устройствами. При разработке систем

Обмен информацией
  Основной функцией МВВ является обеспечение обмена информацией. Со сторо­ны «большого» интерфейса — это обмен с ЦП, а со стороны «малого» интерфей­са — обмен с ВУ. В таком плане треб

Система прерываний и исключений в архитектуре IA-32
  Прерывания и исключения - это события, которые указывают на возникновение в системе или в выполняемой в данный момент задаче определенных условий, требующих вмешательства процессора

Расширенный программируемый контроллер прерываний (APIC)
  Микропроцессоры IA-32, начиная с модели Pentium, содержат встроенный расширенный программируемый контроллер прерываний (APIC). Встроенный APIC предназначен для регистрирования преры

Конвейеризация вычислений
  Совершенствование элементной базы уже не приводит к кардинальному росту производительности ВМ. Более перспективными в этом плане представляются архитектурные приемы, среди которых о

Синхронные линейные конвейеры
  Эффективность синхронного конвейера во многом зависит от правильного выбо­ра длительности тактового периода Тк. Минимально допустимую Тк можно опре­делить как

Метрики эффективности конвейеров
  Чтобы охарактеризовать эффект, достигаемый за счет конвейеризации вычисле­ний, обычно используют три метрики: ускорение, эффективность и производитель­ность. Под ускорен

Нелинейные конвейеры
  Конвейер не всегда представляет собой линейную цепочку этапов. В ряде ситуа­ций оказывается выгодным, когда функциональные блоки соединены между со­бой не последовательно, а в соотв

Конвейер команд
  Идея конвейера команд была предложена в 1956 году академиком С. А. Лебедевым. Как известно, цикл команды представляет собой последовательность этапов. Возложив реализацию каждого из

Конфликты в конвейере команд
  Полученное в примере число 14 характеризует лишь потенциальную производительность конвейера команд, На практике в силу возникающих в конвейере конфликтных ситуаций достичь такой про

Методы решения проблемы условного перехода
  Несмотря на важность аспекта вычисления исполнительного адреса точки пере­хода, основные усилия проектировщиков ВМ направлены на решение проблемы условных переходов, поскольку именн

Предсказание переходов
  Предсказание переходов на сегодняшний день рассматривается как один из наибо­лее эффективных способов борьбы с конфликтами по управлению. Идея заключа­ется в том, что еще до момента

Статическое предсказание переходов
  Статическое предсказание переходов осуществляется на основе некоторой апри­орной информации о подлежащей выполнению программе. Предсказание делает­ся на этапе компиляции программы и

Динамическое предсказание переходов
  В динамических стратегиях решение о наиболее вероятном исходе команды УП принимается в ходе вычислений, исходя из информации о предшествующих пере­ходах (истории переходов), собирае

Суперконвейерные процессоры
  Эффективность конвейера находится в прямой зависимости от того, с какой час­тотой на его вход подаются объекты обработки. Добиться n-кратного увеличения темпа работы конвейера можно

Архитектуры с полным и сокращенным набором команд
  Современная технология программирования ориентирована на языки высокого уровня (ЯВУ), главная задача которых — облегчить процесс написания программ. Более 90% всего процесса програм

Основные черты RISC-архитектуры
  Главные усилия в архитектуре RISC направлены на построение максимально эф­фективного конвейера команд, то есть такого, где все команды извлекаются из па­мяти и поступают в ЦП на обр

Преимущества и недостатки RISC
  Сравнивая достоинства и недостатки CISC и RISC, невозможно сделать однознач­ный вывод о неоспоримом преимуществе одной архитектуры над другой. Для от­дельных сфер использования ВМ л

Суперскалярные процессоры
  Поскольку возможности по совершенствованию элементной базы уже практичес­ки исчерпаны, дальнейшее повышение производительности ВМ лежит в плоско­сти архитектурных решений. Как уже о

Характеристики систем памяти
  Перечень основных характеристик, которые необходимо учитывать, рассматривая конкретный вид ЗУ, включает в себя: · место расположения; · емкость; · единицу

Иерархия запоминающих устройств
  Память часто называют «узким местом» фон-неймановских ВМ из-за ее серьезного отставания по быстродействию от процессоров, причем разрыв этот неуклонно уве­личивается. Так, если прои

Основная память
Основная память (ОП) представляет собой единственный вид памяти, к которой ЦП может обращаться непосредственно (исключение составляют лишь регистры центрального процессора). Информация, хранящая

Блочная организация основной памяти
  Емкость основной памяти современных ВМ слишком велика, чтобы ее можно было реализовать на базе единственной интегральной микросхемы (ИМС). Необходи­мость объединения нескольких ИМС

Организация микросхем памяти
  Интегральные микросхемы (ИМС) памяти организованы в виде матрицы ячеек, каждая из которых, в зависимости от разрядности ИМС, состоит из одного или более запоминающих элементов (ЗЭ)

Синхронные и асинхронные запоминающие устройства
  В качестве первого критерия, по которому можно классифицировать запоминаю­щие устройства основной памяти, рассмотрим способ синхронизации. С этих по­зиций известные типы ЗУ подразде

Оперативные запоминающие устройства
  Большинство из применяемых в настоящее время типов микросхем оперативной памяти не в состоянии сохранять данные без внешнего источника энергии, то есть являются энергозависимыми (vo

Статическая и динамическая оперативная память
  В статических ОЗУ запоминающий элемент может хранить записанную инфор­мацию неограниченно долго (при наличии питающего напряжения). Запоминаю­щий элемент динамического

Статические оперативные запоминающие устройства
  Напомним, что роль запоминающего элемента в статическом ОЗУ исполняет триггер. Статические ОЗУ на настоящий момент – наиболее быстрый, правда, и наиболее дорогостоящий вид оперативн

Динамические оперативные запоминающие устройства
  Динамической памяти в вычислительной машине значительно больше, чем стати­ческой, поскольку именно DRAM используется в качестве основной памяти ВМ. Как и SRAM, динамическая память с

Лабораторная работа №5. Расширенная работа с памятью и передача управления в программе
  Реализуйте на языке ассемблера микропроцессора i8086 следующие программы, используя команды передачи управления call и ret:   1. Определить резу

Магнитные диски
  Информация в ЗУ на магнитных дисках (МД) хранится на плоских металличес­ких или пластиковых пластинах (дисках), покрытых магнитным материалом. Дан­ные записываются и считываются с д

Организация данных и форматирование
Данные на диске организованы в виде набора концентрических окружностей, на­зываемых дорожками (рис. 72). Каждая из них имеет ту же ширину, что и головка. Соседние дорожки разделены промежутками. Эт

Внутреннее устройство дисковых систем
  В ЗУ с фиксированными головками приходится по одной головке считывания/ записи на каждую дорожку. Головки смонтированы на жестком рычаге, пересека­ющем все дорожки диска. В дисковом

Концепция массива с избыточностью
  Магнитные диски, будучи основой внешней памяти любой ВМ, одновременно ос­таются и одним из «узких мест» из-за сравнительно высокой стоимости, недоста­точной производительности и отк

Повышение производительности дисковой подсистемы
  Повышение производительности дисковой подсистемы в RAID достигается с по­мощью приема, называемого расслоением или расщеплением (striping). В его осно­ве лежит разбиение данных и ди

Повышение отказоустойчивости дисковой подсистемы
  Одной из целей концепции RAID была возможность обнаружения и коррекции ошибок, возникающих при отказах дисков или в результате сбоев. Достигается это за счет избыточного дискового п

RAID уровня 0
  RAID уровня 0, строго говоря, не является полноценным членом семейства RAID, поскольку данная схема не содержит избыточности и нацелена только на повыше­ние производительности в уще

RAID уровня 1
  В RAID 1 избыточность достигается с помощью дублирования данных. В принци­пе исходные данные и их копии могут размещаться по дисковому массиву произ­вольно, главное чтобы они находи

RAID уровня 2
  В системах RAID 2 используется техника параллельного доступа, где в выполне­нии каждого запроса на В/ВЫВ одновременно участвуют все диски. Обычно шпин­дели всех дисков синхронизиров

RAID уровня 3
  RAID 3 организован сходно с RAID2. Отличие в том, что RAID 3 требует только одного дополнительного диска — диска паритета, вне зависимости от того, на­сколько велик массив дисков (р

RAID уровня 4
  По своей идее и технике формирования избыточной информации RAID 4 иденти­чен RAID 3, только размер полос в RAID 4 значительно больше (обычно один-два физических блока на диске). Гла

RAID уровня 5
  RAID 5 имеет структуру, напоминающую RAID 4. Различие заключается в том, что RAID 5 не содержит отдельного диска для хранения полос паритета, а разно­сит их по всем дискам. Типичное

RAID уровня 6
  RAID 6 очень похож на RAID 5. Данные также разбиваются на полосы размером в блок и распределяются по всем дискам массива. Аналогично, полосы паритета распределены по разным дискам.

RAID уровня 7
  Схема RAID 7, запатентованная Storage Computer Corporation, объединяет мас­сив асинхронно работающих дисков и кэш-память, управляемые встроенной в кон троллер массива операционной с

RAID уровня 10
  Данная схема совпадает с RAID 0, но в отличие от нее роль отдельных дисков вы­полняют дисковые массивы, построенные по схеме RAID 1 (рис. 83). Таким образом, в RAID 10 соче

Особенности реализации RAID-систем
  Массивы RAID могут быть реализованы программно, аппаратно или как комби­нация программных и аппаратных средств. При программной реализации используются обычные дисковые кон

Оптическая память
  В 1983 году была представлена первая цифровая аудиосистема на базе компакт-дисков (CD — compact disk). Компакт-диск — это односторонний диск, способный хранить более чем 60-минутную

Уровни параллелизма
  Методы и средства реализации параллелизма зависят от того, на каком уровне он должен обеспечиваться. Обычно различают следующие уровни параллелизма: · Уровень заданий. Неск

Параллелизм уровня программ
  О параллелизме на уровне программы имеет смысл говорить в двух случаях. Во-первых, когда в программе могут быть выделены независимые участки, которые допустимо выполнять параллельно

Параллелизм уровня команд
  Параллелизм на уровне команд имеет место, когда обработка нескольких команд или выполнение различных этапов одной и той же команды может перекрываться во времени. Разработчики вычис

Профиль параллелизма программы
  Число процессоров многопроцессорной системы, параллельно участвующих в вы­полнении программы в каждый момент времени t, определяют понятием степень параллелизма D(t) (

Ускорение, эффективность, загрузка и качество
  Рассмотрим параллельное выполнение программы со следующими характеристи­ками: · О(п) — общее число операций (команд), выполненных на п-процессорной сис­теме;

Закон Амдала
  Приобретая для решения своей задачи параллельную вычислительную систему, пользователь рассчитывает на значительное повышение скорости вычислений за счет распределения вычислительной

Закон Густафсона
  Известную долю оптимизма в оценку, даваемую законом Амдала, вносят исследо­вания, проведенные уже упоминавшимся Джоном Густафсоном из NASA Ames Research. Решая на вычислительной сис

Когерентность кэш- памяти в SMP- системах.
  Требования, предъявляемые современными процессорами к полосе пропускания памяти можно существенно сократить путем применения больших многоуровневых кэшей. Тогда, если эти требования

Когерентность кэш- памяти в MPP-системах.
  Существуют два различных способа построения крупномасштабных систем с распределенной памятью. Простейший способ заключается в том, чтобы исключить аппаратные механизмы, обеспечивающ

Организация прерываний в мультипроцессорных системах.
  Рассмотрим реализацию прерываний в наиболее простых симметричных многопроцессорных системах, в которых используется несколько процессоров, объединенных общей шиной. Каждый процессор

ЗАКЛЮЧЕНИЕ
  Охватить все аспекты строения и организации вычислительных машин в одном издании (да и в рамках одного курса) не представляется возможным. Знания в этой области человеческой деятель

БИБЛИОГРАФИЧЕСКИЙ СПИСОК
  1. Авен, О. И. Оценка качества и оптимизации вычисли­тельных систем / О.И. Авен, Н. Я . Турин, А. Я. Коган. – М.: Наука, 1982. – 464 с. 2. Воеводин, В. В. Параллельные вычи

Хотите получать на электронную почту самые свежие новости?
Education Insider Sample
Подпишитесь на Нашу рассылку
Наша политика приватности обеспечивает 100% безопасность и анонимность Ваших E-Mail
Реклама
Соответствующий теме материал
  • Похожее
  • Популярное
  • Облако тегов
  • Здесь
  • Временно
  • Пусто
Теги