рефераты конспекты курсовые дипломные лекции шпоры

Реферат Курсовая Конспект

Генераторы прямоугольных импульсов.

Генераторы прямоугольных импульсов. - раздел Электротехника, Пороговые устройства. Триггеры Шмитта. Классификация и основные характеристики полупроводниковых ЗУ Генераторы Предназначены Для Формирования Последовательности Электрических Им...

Генераторы предназначены для формирования последовательности электрических импульсов с целью синхронизации работы устройств. В общем случае импульсы могут быть различной формы, но в цифровой технике чаще используются генераторы импульсов прямоугольной формы.

Простейший генератор прямоугольных импульсов можно собрать по схеме:

 

 

 

Тактовая частота генерируемых импульсов в этой схеме будет равна Fт= 1/τ, где τ- задержка прохождения сигнала в цепи «логический элемент- линия задержки». В качестве элемента задержки можно использовать цепочку из 2К логических элементов «НЕ». Тогда схема примет вид:

 

С уменьшением частоты генерации количество элементов в схеме растет и может оказаться неприемлемо большим. Для получения скважности импульсов равной двум, на выходе генератора следует поставить счетный триггер, который поделит входную частоту на два, обеспечит скважность импульсов равную двум и улучшит их фронты.

На практике часто используют множество простых схемы генераторов, в которых время задержки, необходимое для создания положительной обратной связи, обеспечивается конденсатором. Тактовая частота генерации в таких схемах зависит не только от постоянной времени заряда конденсатора, но и от самой схемы и серии элементов. Для часто используемых схем, построенных по этому принципу, в справочной литературе приводятся экспериментальные формулы для расчета тактовой частоты, границы значений «R» и «С» и другие параметры. Несколько примеров таких схем приведены ниже.

 

 

 

Сопротивление R2* используется для мягкого возбуждения генерации. Вместо конденсатора С можно использовать кварцевый резонатор.

 

 

 

 

Комбинационные арифметико-логические устройства (КАЛУ)

 

Наряду с выполнением арифметических операций сложения, вычитания, реже умножения и деления, приходится выполнять логические операции, причем если Х=(х3, х2, х1, х0), Y=(y3, y2, y1, y0), то Х*Y=( х3* y3, х2* y2, х1* y1, х0* y0), где * - любая логическая операция, то есть логические операции выполняются поразрядно.

Для уменьшения затрат оборудования при построении блоков, реализующих арифметические и логические операции, были созданы интегральные микросхемы комбинационных арифметико-логических устройств (КАЛУ). В основе функционирования и внутренней структуры КАЛУ лежит следующая система из 11 уравнений:

 

 

 

F – информационные выходы;

Ai, Bi - информационные входы;

Si – управляющий вход (настройка на реализацию конкретной логической или арифметической операции);

ai,bi – промежуточные переменные;

qi – уравнения формирования параллельного переноса в 4-разрядной секции;

C4 – выходной перенос;

P – выход распространения переноса;

G – выход генерации переноса;

E – выход равенства;

В схеме реализующей эти уравнения три каскада. Первый каскад реализует уравнения 2,3; второй каскад - уравнения 4-7, 10; третий каскад- уравнения 1,8,11. Приведенные уравнения лежат в основе функциональной организации КАЛУ в составе серий интегральных микросхем ТТЛ, ТТЛШ малой степени интеграции. Например, микросхема 1533 ИП3, условное графическое обозначение которой приводится ниже.

 

  В зависимости от комбинации сигналов на управляющих входах S1, M выполняется соответствующая логическая или арифметическая операция. При М=0 реализуются арифметические операции (цепи переноса задействованы), при М=1 – логические операции (цепи переноса заблокированы) Например: S3S2S1S0=<0000> При М=1 q0q1q2q3=1 ai=0, bii , то есть выполняется логическая операция инверсия; если же М=0, то все q задействованы и

Так как в схеме пять управляющих сигналов S0-S3,М, то возможна реализация 32-х арифметических и логических операций. Кроме того если учесть возможность подачи на чисто комбинационную схему инверсных значений операндов, то фактически схема реализует еще 32 арифметических и логических операций. Таким образом, общее количество реализуемых арифметических и логических операций равно 64.

Условное графическое обозначение (УГ0) КАЛУ приведено для прямых значений операндов на входах. Для инверсных значений операндов на УГ0 поменяются местами знаки инверсии на входах и выходах С40, ai, bi, Fi, PG.

Для увеличения разрядности используется каскадное включение нескольких микросхем КАЛУ. Если требования к быстродействию невысоки, то следует использовать последовательный перенос между секциями.

Например, структурная схема параллельного 12-разрядного КАЛУ с последовательным переносом между 4-разрядными секциями будет иметь вид:

 

 

Достоинства схемы - ее простота и отсутствие дополнительных элементов. Недостатки: невысокое быстродействие, уменьшающееся пропорционально количеству секций в схеме.

В тех случаях, когда требования к быстродействию высоки, в паре с несколькими АЛУ используется специальная схема ускоренного переноса (СУП). В основе функционирования СУП лежит система уравнений:

 

    Система для прямых значений операндов

Условное графическое обозначение схемы ускоренного переноса представлено на рисунке:

 

Одна микросхема СУП обеспечивает параллельный перенос в 16-разрядном КАЛУ из четырех секций. Для инверсных значений операндов на входах-выходах УГ0 поменяются местами знаки инверсий. Структурная схема совместного подключения четырех КАЛУ и СУП будет иметь вид:

 

 

В схеме не показаны информационные каналы A, B, F, цепи управления S0-S3, М. Выходы P, G старшего КАЛУ можно не подключать, так как P3G3 не участвуют в формировании Cx, Cy, Cz. Однако, если выходы P, G СУП используются в последующих каскадах, то P3, G3 подключаются.

Для 64-разрядного параллельного КАЛУ с параллельным переносом схема совместного включения КАЛУ и СУП будет иметь вид:

 

 

 

 

Время выполнения операции сложения в параллельном 16-разрядном КАЛУ с последовательным переносом отслеживается по формуле:

 

Для микросхем серии 1533 tсп мах1=26нс*4=104нс.

Для схемы такой же разрядности с параллельным переносом:

 

32нс+29нс+26нс=87нс

Для 64-разрядной схемы с параллельным переносом :

 

32нс+29нс+30нс+26нс=117нс

Для 64-разрядной схемы с последовательным переносом tсл=416нс. Таким образом, с увеличением разрядности выигрыш в быстродействии схемы с параллельным переносом становится все более ощутимым.

 

– Конец работы –

Эта тема принадлежит разделу:

Пороговые устройства. Триггеры Шмитта. Классификация и основные характеристики полупроводниковых ЗУ

Комплексная цель третьего модуля.. Познакомиться с основами структурной и функциональной организации буферных.. Пороговые устройства Триггеры Шмитта..

Если Вам нужно дополнительный материал на эту тему, или Вы не нашли то, что искали, рекомендуем воспользоваться поиском по нашей базе работ: Генераторы прямоугольных импульсов.

Что будем делать с полученным материалом:

Если этот материал оказался полезным ля Вас, Вы можете сохранить его на свою страничку в социальных сетях:

Все темы данного раздела:

Буферные элементы
Буферные элементы служат для буферирования шин и управляющих сигналов, формирования сигналов (улучшения фронтов), усиления по току, включения или выключения третьего состояния. В основном эти элеме

Формирование импульсов
  Устройства, формирующие короткие импульсы по фронтам входного сигнала, называют формирователями импульсов. Сформированные таким образом сигналы можно использовать для установки в но

Запоминающие устройства
Запоминающие устройства (ЗУ) предназначены для приема, хранения и выдачи цифровой информации, представленной двоичными кодами. ЗУ могут использоваться для хранения программ, подпрограмм, исходных,

Типы ЗУ и их назначение
  По своему назначению ЗУ делятся на четыре основных типа: - СОЗУ – сверхоперативное ЗУ; - ОЗУ – оперативное ЗУ; - ПЗУ – постоянное ЗУ; - ВЗУ – вне

Постоянные запоминающие устройства
  Внутреннюю структуру большинства схем однократно программируемых ПЗУ можно пояснить на примере микросхемы К556РТ7:       Входные у

Наращивание размерности блока постоянной памяти
  Предположим, что в соответствии с техническим заданием необходимо разработать блок постоянной памяти емкостью N*M, где N – число слов, М – разрядность, с быстродействием tвыб

Статические оперативные запоминающие устройства
  Элементом памяти статических ОЗУ является триггер на биполярных или МДП транзисторах. Статические ОЗУ энергозависимы и могут иметь матричную или словарную организацию. В случае слов

Наращивание размерности блока статического ОЗУ.
  Предположим, что в соответствии с техническим заданием необходимо разработать блок статического ОЗУ емкостью N*M, где N – число слов, М – разрядность слов, с быстродействием tв

Динамические оперативные запоминающие устройства
  Динамические ОЗУ (ДОЗУ) могут иметь словарную или матричную организацию, но чаще имеют матричную. В качестве элемента памяти используется конденсатор внутри МДП – структуры. Наличие

Часть 1
  При выполнении заданий А1 – А10 в бланке ответов под номером выполняемого задания поставьте знак "´" в клеточке, номер которой соответствуе

Хотите получать на электронную почту самые свежие новости?
Education Insider Sample
Подпишитесь на Нашу рассылку
Наша политика приватности обеспечивает 100% безопасность и анонимность Ваших E-Mail
Реклама
Соответствующий теме материал
  • Похожее
  • Популярное
  • Облако тегов
  • Здесь
  • Временно
  • Пусто
Теги