Системная шина компьютера IBM PC

Системная шина компьютера IBM PC. Системная шина IBM PC представляет собой расширение шины микропроцессора фирмы Intel. Используемые ИС совместимы с транзисторно-транзисторной логикой ТТЛ , помимо сигнальных выводов имеются выводы для подачи питания 5 В и 12 В и соединения с общим проводом. На рис. 5 показана разводка выводов системной шины IBM PC - в общей сложности 62 вывода. Все сигналы имеют активный высокий уровень во всех случаях, кроме оговоренных отдельно.

А0-А19. Это 20 выводов адресов памяти и устройств ВВ. А0 - младший значащий разряд МЗР , А19 - старший СЗР . Сигналы для этих линий формируются либо процессором, либо контроллером прямого доступа к памяти. D0-D7. Эти восемь выводов образуют двустороннюю шину данных. D0 - младший разряд, D7 - старший. Во время цикла записи микропроцессор выдает информацию на шину данных по сигналу записи в порт ВВ IOW или в память MEMW , которые тактируют подачу данных в порт ввода-вывода или в память.

Во время цикла чтения с шины порт ввода-вывода или память должны направлять информацию на шину данных по сигналу чтения с порта ВВ IOR или чтения из памяти MEMR , которые служат для занесения данных в буфер микропроцессора. MEMR, MEMW, IOR, IOW. Эти сигналы с активным низким уровнем управляют операциями чтения и записи. Они могут выдаваться процессором или контроллером ПДП. ALE разрешение регистра адреса. На системной шине PC сигнал ALE указывает на начало шинного цикла, который инициируется процессором.

Когда этот сигнал выставлен, по системной шине данных не будет передаваться адресная информация. AEN разрешение адреса. Этот сигнал выдается контроллером ПДП и указывает, что идет выполнение цикла прямого доступа к памяти. Обычно он служит для блокировки логики декодирования порта ВВ во время цикла прямого доступа к памяти. Это необходимо для того, чтобы адрес прямого доступа к памяти не был случайно использован в качестве адреса ВВ. Такая ситуация в принципе может возникнуть, поскольку управляющие линии IOR и IOW могут переходить в активное состояние во время цикла ПДП. OSC сигналы задающего генератора , CLOCK. OSC - высоко- частотный системный синхросигнал с периодом повторения 70 нс частота 14,31818 МГц и коэффициентом заполнения 0,5. Частота сигнала CLOCK равна одной трети частоты задающего генератора 4,77 МГц. Она является рабочей частотой микропроцессора Intel. IRQ2-IRQ7 запросы на прерывание. Устройства ввода-вывода используют шесть линий ввода для генерирования запросов на прерывание, направляемых процессору.

Этим запросам присваиваются определенные приоритеты IRQ2 задает высший приоритет, а IRQ7 - низший. Запрос на прерывание генерируется путем выдачи высокого логического уровня на линию IRQ и поддержания его до тех пор, пока прием этого сигнала не будет подтвержден процессором.

Поскольку сигнал подтверждения прерывания INTA , выдаваемый процессором, не появляется на системной шине, подтверждение обычно поступает по одной из линий порта ВВ, для чего используется команда OUT, выдаваемая подпрограммой обработки прерываний.

I O CH RDY готовность канала ВВ . Этот входной сигнал используется для инициирования периодов ожидания, с помощью которых увеличивается длительность шинных циклов микропроцессора при работе с медленными запоминающими и внешними устройствами. I O CH CK проверка канала ВВ . Этот сигнал с активным низким уровнем служит для информирования процессора о том, что в данных, поступивших из памяти или от устройства ВВ, содержится ошибка, обнаруженная контролем по четности.

RESET DRV инициирование сброса. Этот сигнал служит для сброса или установки в исходное состояние системной логики либо при включении питания, либо в том случае, когда после подачи питания обнаруживается, что один из уровней напряжения питания выходит за допустимые рабочие пределы. Этот сигнал синхронизируется срезом импульса OSC. Схема системной шины ISA Рис. 5. DRQ1-DRQ3 запрос прямого доступа к памяти. Эти входные сигналы служат для запроса доступа к асинхронным каналам, которые используются периферийными устройствами, чтобы получить возможность прямого доступа к памяти.

На линии DRQ должен поддерживаться высокий уровень сигнала до тех пор, пока уровень на соответствующей линии DACK не станет низким. DACK0-DACK3 сигналы подтверждения запроса ПДП . Эти сигналы с активным низким уровнем используются для подтверждения приема сигналов запроса ПДП и для регенерации динамической памяти DACKO . Т С конец блока данных. По этой линии выдается импульс, когда достигается конец блока данных, передаваемых по каналу прямого доступа к памяти.

В разработанном устройстве сопряжения используются сигналы D0 - D7, A0 - A9, AEN, IOR, IOW, RESET. 3.2.