ПЕРВЫЙ МОДУЛЬ
Комплексная цель первого модуля.
Познакомиться с основными понятиями в области схемотехнического проектирования. Приобрести навыки построения функциональных и принципиальных схем с использованием цифровых логических элементов, триггеров, регистров, мультиплексоров и дешифраторов с использованием одноименных микросхем в составе серии SN74.
Основные типы выходных каскадов цифровых интегральных микросхем.
В ТТЛ, ТТЛШ сериях интегральных микросхем наиболее часто используются следующие типы выходных каскадов:
· стандартный (обычный);
· с открытым коллектором;
· с открытым эмиттером;
· с тремя состояниями выхода;
· с повышенной нагрузочной способностью;
ИМС с «нестандартным» выходным каскадом имеют в основном поле условного графического обозначения (УГО) следующие дополнительные символы, обозначающие тип каскада:
- открытый коллектор;
- открытый эмиттер;
- с тремя состояниями выхода;
- с повышенной нагрузочной способностью (усилитель).
Рассмотрим основные функциональные отличия этих каскадов.
Логический элемент со стандартным выходным каскадом.
В стандартном выходном каскаде VA и VB всегда в противофазе, то есть, если VA=L, то VB = Н и наоборот. Такой выходной каскад обеспечивает большой выходной втекающий ток IOL (открыт нижний транзистор) и значительно меньший вытекающий ток IOН (открыт верхний транзистор, нижний закрыт). В разных сериях выходной каскад может иметь различные модификации, но принцип организации один и тот же.
По такой же схеме реализуется выходной каскад с повышенной нагрузочной способностью. Увеличение нагрузочной способности достигается за счет увеличения мощности транзисторов выходного каскада. В обычных сериях нагрузочная способность n=10, в сериях с повышенной нагрузочной этот параметр может составлять несколько десятков.
Выходной каскад с открытым эмиттером.
Эмиттер такого каскада не подключён к нагрузке внутри микросхемы и выведен на внешние выводы:
Выходной каскад в этом случае представляет собой эмиттерный повторитель, который, в отличие от стандартного выходного каскада, способен обеспечить большой вытекающий ток IOH, его значение определяется мощностью выходного каскада. При низком значении Uвых ток через транзистор не течёт, поэтому выходной каскад имеет высокое выходное сопротивление. По этой схеме собираются многие интерфейсные микросхемы.
Выходной каскад с тремя состояниями выхода
Такой выходной каскад может находиться в одном из трёх состояний:
· L – низкий уровень выходного сигнала;
· Н – высокий уровень выходного сигнала;
· Z – высокоомное состояние выхода – сопротивление выходного каскада настолько высоко, что его можно интерпретировать как обрыв связи.
В микросхемах с тремя состояниями выхода дополнительно есть вход (Output Enable) – разрешение выхода иногда его обозначают просто , Е
При разрешающем уровне сигнала , каскад работает как каскад со стандартным выходом. При запрещающем уровне сигнала Va=Vb= 0, оба выходных транзистора VT1, VT2 закрыты и выходное сопротивление каскада становится большим.
Выходной каскад с тремя состояниями выхода используется для получения монтажного ИЛИ, мультиплексирования нескольких направлений передачи сигналов и других целей.
Группа элементов ЛП
Эта группа включает мажоритарные элементы, элементы «Исключающее ИЛИ» и др. Например, микросхема КР1533ЛП3 – три трехвходовых мажоритарных элемента. Если на большем количестве из трёх имеющихся входов низкий уровень, то на выходе низкий и, соответственно, если на большем числе входов высокий уровень, то на выходе тоже высокий. Микросхема SN 74 ALS 86A (КР 1533 ЛП5) четыре элемента «Исключающее ИЛИ», его условное графическое обозначение приведено ниже.
Группа элементов «И-ИЛИ-НЕ»
| SN 74 ALS 51 КР 1533 ЛН1, состоит из элементов: 2-3И-2ИЛИ-НЕ и 2-2И-2ИЛИ-НЕ |
Входной контроль знаний.
Входной контроль проводится с целью определения исходного уровня предметной подготовки студентов по смежным дисциплинам для планирования организации учебного процесса. По результатам входного контроля студенты получают стартовый рейтинг, влияющий на итоговую оценку по дисциплине. Ниже приводятся примеры вариантов входного контроля. В основном они базируются на знании основных понятий, законов и тождеств булевой алгебры. За выполнение первого и третьего задания студент может набрать по 4 балла. За выполнение более сложного второго задания – 8 баллов. Собственно это задание реализуется в два этапа. На первом необходимо попытаться минимизировать исходное выражение, например, с помощью карт Карно и, если это необходимо, выполнить вынесение за скобки. На втором выполняется построение схемы с использованием только одного двухвходового функционально полного элемента.
Вариант 1.
Вариант 2.
1. Упростить логическое выражение:
2. Синтезировать комбинационную схему на заданном наборе логических элементов:
3. Построить временную диаграмму работы комбинационной схемы:
Вариант 3.
1. Упростить логическое выражение:
2. Синтезировать комбинационную схему на заданном наборе логических элементов:
3. Построить временную диаграмму работы комбинационной схемы:
Вариант 4.
1. Упростить логическое выражение:
2. Синтезировать комбинационную схему на заданном наборе логических элементов:
3. Построить временную диаграмму работы комбинационной схемы:
Двухступенчатый синхронный RS-триггер со статическим
Управлением записью
Двухступенчатые триггеры содержат две ступени запоминания информации. Первую ступень образует ведущий триггер (триггер Т1), вторую – ведомый (триггер Т2). Каждая ступень представляет собой синхронный одноступенчатый RS-триггер со статическим управлением записью. При «С»=1 информация с входов S, R записывается в ведущий триггер Т1, состояние ведомого триггера Т2 остаётся неизменным. Как только синхросигнал переходит в ноль, триггер Т1 переходит в режим хранения, а триггер Т2 перезаписывает состояние из Т1. С этого момента записанная информация появляется на выходе Q.
Ниже приведен приведён пример временной диаграммы работы двухступенчатого RS-триггера
Таблицу переходов двухступенчатого синхронного RS-триггера со статическим управлением предлагается построить самостоятельно.
Т-триггер с динамическим управлением записью
Т-триггер с динамическим управлением записью в интегральном исполнении не выпускается, но он легко может быть построен на основе уже рассмотренных схем триггеров. Чаще всего используются следующие практические схемы:
Некоторые интегральные микросхемы триггеров
Регистры
Регистр – это операционный узел, предназначенный для приема, хранения, преобразования и выдачи цифровых кодов (n – разрядных слов). Функции хранения в регистре обеспечивают триггеры. Для хранения n – разрядного слова необходимо n триггеров.
В общем случае регистры могут обеспечить:
· запись или выдачу хранимой информации;
· сдвиг вправо или влево на один или несколько разрядов;
· преобразование последовательного кода в параллельный и наоборот;
· поразрядные логические операции.
Регистры, выполняющие большинство из перечисленных операций, принято считать универсальными. Чаще регистры выполняют только несколько из перечисленных операций.
В зависимости от способа ввода-вывода информации различают последовательные, параллельные, последовательно-параллельные и параллельно- последовательные регистры. В последовательных регистрах запись и чтение информации осуществляются в последовательном коде, в параллельных регистрах – в параллельном коде. В последовательно-параллельных и параллельно-последовательных регистрах запись последовательного кода совмещается с выдачей параллельного или наоборот.
Параллельные регистры
В зависимости от целевого назначения параллельные регистрымогут быть построены на любом типе триггеров, но чаще всего они строятся на D-триггерах. Например, функциональная схема параллельного регистра на D-триггерах с динамическим управлением записью и его УГО будут иметь вид:
Некоторые интегральные микросхемы дешифраторов
| Сдвоенный дешифратор 2х4 с инверсными выходами, общими адресными входами и раздельным управлением по входам синхронизации. При V1V2=01 работает верхняя половина дешифратора, а при V3V4=00 – нижняя. (Постройте самостоятельно на основе этой микросхемы дешифратор 3х8 и расставьте правильно десятичные номера его выходных сигналов). |
| Дешифратор 3х8 с инверсными выходами и тремя управляющими входами. Дешифратор включен при = 100. |
| Дешифратор 4х16 с инверсными выходами, двумя управляющими входами. Дешифратор включен при = 00. |
Некоторые интегральные микросхемы мультиплексоров
Проектные задания к первому модулю.
Студентам предлагается выполнить в течение двух академических часов четыре задания. В первом задании необходимо построить временную диаграмму работы триггера, во втором - функциональную или принципиальную схему регистра, в третьем - принципиальную схему мультиплексора и в четвертом – принципиальную схему дешифратора. Задания, связанные с построением принципиальных схем, рассчитаны на применение микросхем из справочного листочка. Для экономии времени допускается схемы выполнять от руки (без линейки), на принципиальных схемах не ставить номера выводов микросхем. Правильное выполнение любого задания оценивается в 4 балла. Таким образом, максимальное количество баллов, которое можно набрать по итогам второго рубежного контроля равно 16. Минимальное количество баллов 8 выставляется за два правильно выполненных задания. За частичное выполнение задания преподаватель выставляет баллы от 1 до 3 в зависимости от серьезности допущенных ошибок. Если в задании на построение принципиальной схемы не указан тип ИМС, то более высоко оцениваются правильный результат с меньшими затратами (количеством ИМС). Полностью неверно выполненное задание или его отсутствие никак не оцениваются.
Ниже приводятся примеры заданий.
1.1.
1.2.
1.3.
1.4.
2.1. Принципиальная схема параллельного 8-разрядного регистра с возможностью модифицированного сдвига вправо (в сторону младших разрядов) на один разряд.
2.2. Принципиальная схема реверсивного 8-разрядного регистра.
2.3. Принципиальная схема 12-разрядного последовательно-параллельного регистра.
2.4. Функциональная схема 4-разрядного реверсивного регистра сдвига на основе D-триггера.
3.1. Принципиальная схема мультиплексора 32 * 1 на основе ИМС 1533 КП7.
3.2. Принципиальная схема 8-разрядного (8-кратного) мультиплексора 4*1.
3.3. Принципиальная схема 8-разрядного (8-кратного) мультиплексора 2*1.
3.4. Принципиальная схема мультиплексора 32 * 1 на основе ИМС 1533 КП1
4.1. Принципиальная схема дешифратора 5 * 32 на основе ИМС 1533 ИД4.
4.2. Принципиальная схема дешифратора 6*64 на основе ИМС 1533 ИД3.
4.2. Принципиальная схема дешифратора 6 * 48 на основе ИМС 1533 ИД7.
4.2. Принципиальная схема дешифратора 4*16 на основе ИМС 1533 ИД4.
Примеры выполнения заданий к первому рубежному контролю:
1. Построить временную диаграмму работы триггера.
2.Построить принципиальную схему 8-разрядного реверсивного регистра на основе ИМС 555ИР25.
3. Принципиальная схема мультиплексора 5*32 на основе ИМС 1533 КП7
Принципиальная схема дешифратора 4 * 16 на основе ИМС 1533 ИД7
ВТОРОЙ МОДУЛЬ
Комплексная цель второго модуля.
Познакомиться с основами структурной и функциональной организации демультиплексоров, шифраторов, двоичных сумматоров, схем сравнения, схем контроля четности, двоичных счетчиков и счетчиков с произвольным модулем счета. Приобрести навыки построения функциональных и принципиальных схем с использованием одноименных микросхем в составе серии SN74.
Безразличное состояние, 0 – значение старшего появившегося разряда.
Например, схема приоритетного шифратора на 16 входов на базе микросхемы КР555 ИВ1 будет иметь вид:
Схема приоритетного шифратора на 32 входа имеет вид:
Первые три элемента И-НЕ по закону де Моргана для инверсных сигналов на входе фактически реализуют функцию ИЛИ для адресных выходов А0А1А2 приоритетных шифраторов. Для формирования старших разрядов в схему включен приоритетный шифратор 5, к входам которого подключаются выходы G первого каскада. Активный сигнал на выходе G свидетельствует о наличии активной входной цепи и используется для формирования старших разрядов.
Сумматоры
Сумматор – это операционный узел, выполняющий сложение кодов чисел.
Классификация сумматоров.
Полусумматоры.
Полусумматор – это устройство, функционирующее по следующему закону:
Схема выполняет неполное сложение в i-ом разряде. Не учитывается перенос из предыдущего разряда, отсюда название – полусумматор.
Последовательный многоразрядный комбинационный сумматор
Схемы сложения многоразрядных чисел подразделяются на последовательные и параллельные. Последовательный комбинационный
сумматор преобразует последовательные коды слагаемых в последовательный код их суммы. Они применяются тогда, когда требования в быстродействии не высоки и основным условием является минимум затрат оборудования. Сложение начинается с младших разрядов слагаемых и выполняется за n тактов.
В качестве сумматора может использоваться половина предыдущей микросхемы, а в качестве линии задержки D- или JK-триггер с динамическим управлением. Работу схемы поясняет следующая временная диаграмма:
Выпускаются интегральные микросхемы последовательных сумматоров. Например, 533 или 555 ИМ7. Это четыре последовательных комбинационных сумматора с общими цепями синхронизации и сброса.
Параллельный комбинационный сумматор
Параллельный комбинационный сумматор строится на основе n полных одноразрядных комбинационных сумматоров и преобразует параллельные коды слагаемых в параллельный код их суммы. В зависимости от способа организации цепей переноса различают параллельные комбинационные сумматоры с последовательным, параллельным и групповым переносом.
Схема параллельного комбинационного сумматора с последовательным переносом имеет вид:
Схема выполняет сложение за один такт, длительность выполнения операции сложения
,
где n – число разрядов, tS – задержка одного сумматора.
Условное графическое обозначение приведенной схемы сумматора:
В интегральном исполнении параллельный комбинационный сумматор с последовательным переносом представлен микросхемой ИМ3.
Параллельный комбинационный сумматор с параллельным переносом
В отличие от предыдущей схемы каждый разряд содержит дополнительную комбинационную схему, формирующую параллельный перенос в данном разряде. В итоге схема выглядит следующим образом:
В основе построения комбинационных схем лежит следующее уравнение:
Время выполнения операции сложения в такой схеме равно
За счет того, что при любом количестве разрядов длительность выполнения операции одна и та же, схема более быстродействующая, чем схема с последовательным переносом. С увеличением разрядов резко увеличивается сложность комбинационных, поэтому в интегральном исполнении выпускается только четырех разрядный параллельный комбинационный сумматор с параллельным переносом. В интегральном исполнении выпускается микросхема ИМ6.
Параллельный комбинационный сумматор с групповым переносом
Чаще всего используется сочетание параллельного переноса внутри группы с последовательным переносом между группами. Например, если несколько микросхем ИМ6 соединить между собой последовательно (выход Р4 младшей микросхемы на вход Р0 старшей микросхемы), то получим схему с групповым переносом.
Классификация счетчиков.
Используется несколько способов (направлений) классификации.
· В зависимости от используемых триггеров счётчик может быть синхронным или асинхронным. Синхронные счётчики строятся на основе синхронных Т-триггеров. В счетчиках этого типа счетные импульсы одновременно поступают на синхровходы C всех триггеров. В результате разряды (триггеры) счетчика переключаются параллельно во времени. Поэтому такие счетчики еще называют параллельными. Асинхронные счетчики строятся на основе асинхронных Т-триггеров. Для каждого следующего разряда асинхронного счетчика сигналы переключения поступают с выходов предыдущих разрядов. В результате происходит последовательное переключение разрядов счетчика. Вот почему такие счетчики иногда называют последовательными.
· Счётчик может быть двоичным, К-ичным (двоично-десятичный счётчик – частный случай К-ичного счётчика).
· В зависимости от направления счёта различают суммирующие, вычитающие и реверсивные счётчики. В суммирующем счетчике с приходом очередного счетного импульса его показание увеличивается на единицу. В вычитающем счетчике каждый приходящий на вход импульс уменьшает его показание на единицу. В реверсивном счетчике направление счета (суммирование или вычитание) изменяется одним или несколькими управляющими сигналами.
· По порядку изменения состояний счётчик может быть с естественным порядком или произвольным порядком счёта. В счетчике с естественным порядком счета код каждого следующего состояния отличается от предыдущего на единицу. В счетчике с произвольным порядком счета эта закономерность на определенном этапе нарушается (т.е. в процессе счета такие счетчики могут принимать состояния, не соответствующие их эквивалентному представлению в двоичном коде). В частности, к ним относятся счетчики с принудительным насчетом и с начальной установкой кода.
· По способу организации цепей переноса различают счётчики с последовательным переносом, параллельным, сквозным и групповым.
Основой построения большинства схем счётчиков является Т-триггер. Минимальное число Т-триггеров, необходимых для построения счётчика, определяется из выражения: n = ] log2 k [ (k или М).
Синхронные двоичные счетчики
Синхронные двоичные счетчики – строятся на основе синхронных T-триггеров, вход C используется для счетных импульсов, а вход T для организации цепей переносов.
Схемы могут быть только со сквозным, параллельным или групповым переносом. Последовательный перенос в синхронном счетчике невозможен. Цепи переносов формируются в соответствии с приведенными выше системами уравнений, разница в том, что tcx подается непосредственно на C вход. В результате в цепями переноса реализуется остальная часть систем уравнений:
| Т1= 1 Т2=Q1 T3=Q2T2 – сквозной перенос. Ti =Qi-1Ti-1 |
| Т1 = 1 Т2 = Q1 T3 = Q1Q2 –параллельный перенос. … Ti = Q1Q2…Qi-1 | |
Например, функциональная схема двоичного суммирующего синхронного счетчика со сквозным переносом на основе JK – триггера, срабатывающего по заднему фронту, М=16 будет иметь вид:
Аналогичная схема вычитающего счетчика с параллельным переносом имеет вид:
В синхронных счетчиках фронт срабатывания триггера не влияет на направление счета – суммирование или вычитание. Если в приведенных схемах взять триггеры с передним фронтом, то схема со сквозным переносом останется суммирующей, схема с параллельным переносом – вычитающей.
Время переключения схем:
- схема с параллельным переносом;
- схема со сквозным переносом,
где n – количество разрядов;
Amp; - задержка срабатывания одного элемента «И».
Построение К-ичных счетчиков на основе базовых схем двоичных счетчиков на триггерах.
Рассмотрим методику синтеза К-ичных счетчиков на примере счетчика с К=6.
Построение схемы К-ичного счетчика.
В ряде случаев схема может быть дополнительно упрощена, если учесть специфику работы используемых триггеров. Например, в приведенной схеме элемент ИЛИ можно исключить, если разорвать цепь JK третьего разряда, и сигнал f подавать на вход К (вход J оставить подключенным к выходу элемента «И»). Третий разряд перестает быть счетным триггером, но сохраняется необходимый закон функционирования счетчика.
Приведенная методика синтеза справедлива для любых схем счетчиков и любого порядка следования состояний.
Например, для схем с принудительным насчетом и начальной установкой кода изменяются только значения А1, А2, А3, а все остальные этапы построения сохраняются.
Некоторые особенности внутренней организации интегральных микросхем синхронных счетчиков.
Основой построения некоторых схем синхронных счетчиков является D- триггер с элементом исключающее “ИЛИ” на входе D. Элемент исключающее “ИЛИ” выполняет функцию управляемого инвертора в зависимости от состояния предыдущих связей . Если =1, то содержимое i-го разряда счетчика инвертируется с поступлением Tcч ; если =0, то в i-ый разряд перезаписывается старое значение. Один разряд такого счетчика имеет вид:
Например, схема синхронного двоичного счетчика с модулем счета М=16, сквозным переносом будет иметь вид:
Проектные задания ко второму модулю.
Студентам предлагается выполнить в течение двух академических часов четыре задания. Первое задание рассчитано на повторение пройденного материала и студенты должны выполнить одно из заданий по тематике первого рубежного контроля (модуля). Т.е. вопрос первого задания может быть связан с построением временной диаграммы работы триггера, функциональной или принципиальной схемы регистра, мультиплексора или дешифратора. Во втором задании предлагается построить функциональную или принципиальную схему демультиплексора, шифратора или схему контроля четности; в третьем задании - функциональную или принципиальную схему сумматора или схему сравнения, в четвертом - функциональную или принципиальную схему двоичного или К-счетчика. Задания, связанные с построением принципиальных схем, рассчитаны на применение микросхем из справочного листочка. Для экономии времени допускается схемы выполнять от руки (без линейки), на принципиальных схемах не ставить номера выводов микросхем. Правильное выполнение любого задания оценивается в 4 балла. Таким образом, максимальное количество баллов, которое можно набрать по итогам второго рубежного контроля равно 16. Минимальное количество баллов 8 выставляется за два правильно выполненных задания. За частичное выполнение задания преподаватель выставляет баллы от 1 до 3 в зависимости от серьезности допущенных ошибок. Если в задании на построение принципиальной схемы не указан тип ИМС, то более высоко оцениваются правильный результат с меньшими затратами (количеством ИМС). Полностью неверно выполненное задание или его отсутствие никак не оцениваются.
Ниже приводятся примеры заданий.
1. Задания по материалам второго модуля.
2.1. Принципиальная схема блока контроля четности 16-разрядного двоичного кода. (Контрольный разряд равен единице, если сумма единиц в коде четная).
2.2. Принципиальная схема демультиплексора 1 х 32 на основе ИМС 1533 ИД7.
2.3. Принципиальная схема демультиплексора 1 х 16 на основе ИМС 1533КП7
2.4. Принципиальная схема двоичного приоритетного шифратора 32*5.
3.1. . Принципиальная схема сравнения 20-разрядных двоичных чисел (tср. min).
3.2. Принципиальная схема сравнения параллельных 8-разрядных двоичных дополнительных кодов чисел.
3.3. Принципиальная схема параллельного 8-разрядного комбинационного сумматора с последовательным переносом.
3.4. Принципиальная схема сложения-вычитания 8-разрядных двоичных дополнительных кодов чисел.
4.1. Принципиальная схема двоичного суммирующего счетчика с модулем счета М=256 на основе ИМС 1533ИЕ7.
4.2. Принципиальная схема двоичного асинхронного суммирующего счетчика с последовательным переносом и модулем счета М=16 на основе ИМС 1533ТВ6.
4.3. Принципиальная схема К-счетчика с К=12 на основе ИМС 1533ИЕ5.
4.4. Функциональная схема синхронного К-счетчика с естественным порядком счета сквозным переносом на основе JK-триггера, К=14.
Примеры выполнения заданий ко второму рубежному контролю:
1. Принципиальная схема блока контроля четности 8-разрядного двоичного кода. (Контрольный разряд равен единице, если сумма единиц в коде четная).
2. Принципиальная схема параллельного 8-разрядного комбинационного сумматора с последовательным переносом.
3. Принципиальная схема двоичного суммирующего счетчика с модулем счета М=64 на основе ИМС 1533ИЕ5
4. Принципиальная схема К-счетчика с К=11 на основе ИМС 1533ИЕ5.