Параллельно-последовательные и последовательно-параллельные регистры могут быть построены на триггерах с динамическим управлением записью или двухступенчатых синхронных триггерах со статическим управлением.
Например, функциональная схема параллельно-последовательного регистра на основе комбинированного триггера D+RS будет иметь вид, представленный на рисунке.
В начальный момент времени регистр устанавливается в ноль. Затем по входам устанавливается записываемая кодовая комбинация, после чего входы переводят в пассивное состояние, то есть, = 1. Если после этого на вход С - «сдвиг/запись» подать сдвигающие импульсы, то с выхода первого триггера информация переписывается во второй, с выхода второго в третий и т.д. Последовательный код считывается на выходе QR. Если предположить, что на начальном этапе в регистр записан дополнительный код числа, причем первый триггер Т1 хранит знаковый разряд, второй Т2 – старший значащий и т. д., то подключение входа D первого триггера Т1 будет определяться используемым типом сдвига. Для арифметического сдвига D=0, для циклического сдвига D = QR, а для модифицированного сдвига D = Q1. (На схеме реализован арифметический тип сдвига)
Аналогичная схема регистра, выполненная на D-триггерах (без входов асинхронной установки S, R), показана на следующем рисунке. Вторая схема не требует предварительной установки в ноль. По сигналу V=1 задействуется нижняя половина элементов И-ИЛИ, информация со входов Di по сигналу С- «сдвиг/запись» записывается в триггеры. При V=0 задействуется верхняя
половина И-ИЛИ, и при подаче сигнала С содержимое регистра сдвигается вправо (вниз).
На практике регистры широко используются в качестве промежуточных буферов для приема хранения и выдачи информации, для преобразования формы представления чисел из последовательной в параллельную и наоборот, для выполнения различных преобразований через выполнение сдвиговых операций, в том числе, умножение или деление на 2n и других целей.
Некоторые интегральные микросхемы регистров
| DR – вход последовательной загрузки; D0-D3 – входы параллельной загрузки; С – вход записи/сдвига (тактовый вход); PE – управление загрузкой или сдвигом: 0, С=1æ0 – параллельная загрузка, PE = 1, С=1æ0 – последовательный сдвиг; Eà – управление третьим состоянием: 0 – выходы в третьем состоянии, Еà = 1 – выходы в рабочем состоянии. Загрузка при С=0ä1, Eà=X – безразлично; Считывание при С=X, Eà=1; При Eà=0, выходы Qi в третьем состоянии | |||
| В микросхеме 555 ИР 25 (SN74LS395) дополнительно имеется вход R асинхронной установки в ноль и дополнительно выход старшего состояния Q’3, не имеющий третьего состояния. Наличие Q’3 позволяет обеспечить сдвиг между несколькими микросхемами, основные выходы которых находятся в третьем состоянии (выход Q’3 соединяется с входом DR следующей микросхемы). | |||
| Микросхема 1533 ИР 23 (74 ALS 374) –параллельный восьмиразрядный регистр с тремя состояниями выходов и с записью по переднему фронту сигнала С. ИР22 (74 ALS373) отличается нумерацией выводов, а также тем, что вход С потенциального типа, то есть запись происходит в течении всей длительности сигнала С. ИР27 (74 LS377) отличается от ИР23 нумерацией выводов, а также наличием входа вместо входа Eà. Вход - вход разрешения загрузки (при =0 – загрузка, при =1 режим хранения). В микросхеме ИР27 большее по сравнению с микросхемой ИР 23 число выводов за счет того, что некоторые из них не используются (не задействованы). | |||