Двоичный дешифратор – это комбинационная схема, преобразующая двоичный код на адресных входах в сигнал на одном из выходов. Десятичный номер этого выхода соответствует двоичному коду на входах. Иными словами, двоичный код на входах преобразуется в код «1 из N» на выходе.
Дешифратор может быть полным и неполным. Полный дешифратор имеет n входов и 2n выходов, т. к. n- разрядный код входного слова может принимать 2n различных комбинаций. У неполного дешифратора часть входных наборов не используется и поэтому количество выходов меньше, чем 2n.
Закон функционирования полного дешифратора описывается следующей системой логических уравнений:
где – n адресных входов, выходов.
Дешифраторы могут быть линейными и каскадными. Принцип построения линейного дешифратора заключается в том, что каждое уравнение приведённой системы реализуется на одном логическом элементе «И». В результате линейный дешифратор размерностью 3 х 8 (три адресных входа и восемь выходов) на функциональном уровне выглядит следующим образом:
Линейный дешифратор наиболее быстродействующий, т.к. строится на одном каскаде элементов «И». В интегральном исполнении используют только линейный принцип построения дешифраторов с n=2,3,4. Дальнейшее увеличение «n» считается нецелесообразным в основном из-за резкого увеличения количества внешних выходов. Например, при n=5 количество выводов у микросхемы дешифратора было бы не менее 40 (5 адресных входов, 32 выхода, 2 входа питания, один или несколько входов управления). В результате относительно простая логическая схема потребует для своей реализации дорогой многовыводной корпус.
Каскадный принцип построения дешифратора отличается тем, что каждое уравнение системы разбивается на две и более частей. Каждая из полученных частей реализуется на отдельной группе дешифраторов или логических элементов. В результате, например, дешифратор 6 х 64 может быть реализован следующим способом:
Дешифратор, построенный таким способом, иногда еще называют прямоугольным. Количество каскадов (ступеней) в прямоугольном дешифраторе может быть больше двух.
Кроме адресных входов в дешифраторе могут быть предусмотрены один или несколько входов управления (синхронизации). Сигналы на этих входах разрешают или запрещают выработку выходных сигналов дешифратора. Наличие таких входов позволяет использовать микросхемы дешифраторов для построения каскадных схем большей размерности. Входное дешифрируемое слово при этом делится на группы, разрядность которых соответствует числу адресных входов используемых микросхем. В пределах одного каскада адресные входы микросхем дешифраторов подключаются одинаково. Выходы микросхем предыдущего каскада используются для управления следующим каскадом. В результате получается пирамидальная структура из нескольких микросхем. В общем случае в разных каскадах могут использоваться микросхемы дешифраторов различной размерности. Например, схема дешифратора 6 х 64 может быть построена следующим образом.
В схеме применены дешифраторы 4х16 и 2х4 с инверсными выходами и одним инверсным синхронизирующим входом. Общая синхронизация (управление) осуществляется по входу V дешифратора 1. При активном (нулевом) уровне сигнала на его синхронизирующем входе V два старших разряда адреса Х5Х4 определяют номер активного выхода, сигнал с которого разрешает работу одного из дешифраторов 2-4 второго каскада. Выбранный таким образом дешифратор второго каскада расшифровывает четыре младших разряда адреса Х3Х2Х1Х0. Например, при дешифрации адреса «110010» (Х5Х4 = 11, Х3Х2Х1Х0 = 0010) на выходе дешифратора 1 активным будет выход под номером 3. Сигнал с этого выхода открывает дешифратор 5, у которого в свою очередь активным станет выход 2. Десятичный номер 50 этого выхода соответствует двоичному коду адреса на входе «110010», что и требуется по определению двоичного дешифратора.
При пассивном (единичном) уровне сигнала на входе V дешифратора 1 все дешифраторы закрыты и на их выходах сигналы пассивные (единичные) независимо от состояния адреса на входах.