Накапливающие двоичные сумматоры

Схемы накапливающих двоичных сумматоров строятся на основе комбинационных сумматоров с добавлением регистров для запоминания суммы. Схема последовательного накапливающего сумматора имеет вид:

 

 

При сложении открывается элемент И1 и число ai складывается с содержимым регистра начиная с младших разрядов. При вычитании открываются элементы И2, И3, последовательный код ai поступает в обратном коде через И2, а через И3 организуется прибавление единицы в младший разряд. В отсутствии управляющих потенциалов «Сложение», «Вычитание» сумма циркулирует по кольцу сумматор – регистр – сумматор. Управляющие сигналы «Сложение», «Вычитание», 2-n должны быть строго определенной длительности и согласованы с циркулирующей информацией в кольце. Время выполнения операции сложения - n тактов.

Параллельный накапливающий сумматор может быть собран по схеме:

 

 

К регистру в схеме предъявляется ряд требований: он обязательно должен быть с динамическим управлением по входу С или двухступенчатым со статическим управлением по входу С, обязательно наличие входа R. Требования обусловлены наличием обратной связи. В зависимости от выбора схемы сумматора накапливающий сумматор может быть с последовательным, параллельным или групповым переносом.

Схемы сумматоров могут использоваться не только по прямому назначению (выполнение операции сложения), но также для выполнения вспомогательных операций. Например, преобразование прямого кода в дополнительный и обратно, выполнение операций вычитания или сложения в зависимости от состояния управляющего сигнала и т. д. Например, схема преобразования прямого кода в дополнительный и обратно может быть реализована следующим образом:

 

 

 

Эта же схема выполняет обратное преобразование из дополнительного кода в прямой. Пример схемы сложения вычитания (А ± В) приведен ниже. Здесь при единичном значении управляющего сигнала «слож/вычит» выполняется операция вычитания, а при нулевом – сложение. Элементы «исключающее ИЛИ» фактически выполняют в схеме роль управляемого инвертора и вместе с управляющим сигналом при вычитании обеспечивают получение дополнения от числа «В», а при сложении пропускают число «В» на сумматор без изменений.