Принцип действия базовой схемы ЭСЛ

Рассмотрим логические элементы НЕ, ИЛИ-НЕ, И-НЕ.

а) схема инвертора на МДП приведена на рисунке 2.26.

Транзистор VT₁ работает в ключевом режиме, VT₂ – всегда в активном. VT₂ является нелинейной нагрузкой.

При запертом VT₁ транзистор VT₂ ‑ в активном режиме, ближе к насыщению, при насыщенном VT₁ транзистор VT₂ – в активном, ближе к отсечке.

При подаче на вход х низкого уровня напряжения VT₁ запирается, VT₂ близок к насыщению, на выходе ключа высокий уровень напряжения. При подаче на вход х высокого уровня напряжения VT₁ отпирается, VT₂ близок к отсечке, на выходе ключа низкий уровень напряжения. Выполняется операция ;

б) в двухвходовой схеме ИЛИ-НЕ (см. рисунок 2.27) входные транзисторы VT₁ и VT₂ соединены параллельно. Если хотя бы на один из входов подан высокий уровень напряжения, соответствующий транзистор отпирается, и на выходе схемы будет низкий уровень. И только при подаче на все входы схемы низкого уровня транзисторы VT₁ и VT₂ запрутся, и на выходе появится высокий уровень. Выполняется операция ;

в) в двухвходовой схеме И-НЕ (см. рисунок 2.28) входные транзисторы VT₁ и VT₂ соединены последовательно. Если хотя бы на один из входов подан низкий уровень напряжения, соответствующий транзистор запирается, ток через входные транзисторы не течет, и на выходе схемы будет высокий уровень. И только при подаче на все входы схемы высокого уровня транзисторы VT₁ и VT₂ откроются, течет ток, и на выходе будет низкий уровень. Выполняется операция .

2.2.5.2 Логические элементы на КМДП

Основу микросхем КМДП составляет ключевой каскад на двух соединенных стоками МДП-транзисторах VT₁ и VT₂ (см. рисунок 2.29) с различными типами проводимости. Транзистор VT₁ имеет канал с проводимостью n-типа; VT₂ – канал с проводимостью р-типа. На соединенные вместе затворы подается входной сигнал x. Для КМДП принято, чтобы единица отображалась высоким уровнем, а ноль – низким.

Напряжение питания Е положительной полярности может составлять от 3 до 15 В. Напряжение низкого уровня для микросхем КМДП равно 0,001 В, а напряжение высокого уровня практически равно напряжению питания.

При подаче на вход напряжения высокого уровня транзистор VT₁ открывается, а транзистор VT₂ закрывается. На выходе устанавливается напряжение низкого уровня. При подаче на вход напряжения низкого уровня транзистор VT₁ закрыт, а транзистор VT₂ открыт. Напряжение источника питания через открытый транзистор VT₂ подается на выход каскада — это напряжение высокого уровня. Таким образом, данный ключевой каскад реализует логическую функцию НЕ.

Следует отметить одну важную особенность КМДП-ключа и интегральных микросхем на его основе — в статическом режиме потребляемая от источника питания мощность меньше на несколько порядков по сравнению с мощностью самых маломощных логических элементов ТТЛ и ТТЛШ. Это объясняется тем, что в статическом режиме один из транзисторов закрыт и, следовательно, ток через ключ не проходит.

Схема логического элемента ИЛИ-НЕ на основе КМДП-ключа приведена на рисунке 2.30. Если на оба входа поданы сигналы низкого уровня, то транзисторы VT₃ и VT₄ будут открыты, так как имеют канал с проводимостью р-типа, а транзисторы VT₁ и VT₂ — закрыты, так как имеют канал с проводимостью n-типа. Таким образом, на выходе установится напряжение высокого уровня (логическая единица). При подаче напряжения высокого уровня хотя бы на один из входов соответствующий транзистор VT₃ или VT₄ закроется, т.е. ток через них не течет, а транзистор VT₁ или VT₂ соответственно откроется. На выходе установится напряжение низкого уровня (логический ноль). Видно, что данная схема реализует логическую функцию ИЛИ—НЕ.

Устройство базового элемента И—НЕ как бы обратно устройству элемента ИЛИ—НЕ: параллельно соединены транзисторы с каналами р-типа, а последовательно — с каналами п-типа (см. рисунок 2.31). Работа данной схемы абсолютно идентична работе элемента ИЛИ—НЕ с тем исключением, что напряжение низкого уровня на выходе устанавливается только при одновременной подаче на оба входа элемента напряжения высокого уровня, а во всех остальных случаях на выходе будет присутствовать напряжение высокого уровня. Действительно, при одновременной подаче на входы x₁ и x₂ напряжения высокого уровня транзисторы VT₁ и VT₂ открываются, а транзисторы VT₃ и VT₄ закрываются. На выходе устанавливается напряжение низкого уровня (логический ноль). При подаче хотя бы на один из входов напряжения низкого уровня один из параллельно включенных транзисторов VT₃ или VT₄ открывается, а соответст­вующий ему комплементарный транзистор (VT₁ или VT₂) закрывается. На выход в этом случае через соответствующий открытый транзистор передается напряжение источника питания. На выходе устанавливается напряжение высокого уровня (логическая единица).

2.3 Комбинационные логические схемы

2.3.1 Синтез комбинационной логической схемы

Для решения данной задачи необходимо:

а) по заданной таблице истинности написать логическое выражение в дизъюнктивной нормальной форме (ДНФ);

б) произвести минимизацию логического выражения, используя карты Карно;

в) привести выражение к одному из базисов;

г) составить электрическую схему на логических элементах;

д) построить временные диаграммы сигналов на входах и на выходе схемы.

Например, произвести синтез схемы, заданной таблицей истинности 2.1

Т а б л и ц а 2.1

а) по заданной таблице истинности логическое выражение в ДНФ имеет вид

.

б) минимизацию осуществить с помощью карт Карно (см. рисунок.2.32).

Заполнить единицами клетки, соответствующие минтермам. Определить контура с соседними клетками.

Правила определения контуров следующие:

1) число клеток в контуре должно быть равно 2ⁿ;

2) контура должны быть прямоугольные;

3) в контур могут входить только соседние клетки, т.е. клетки отличающиеся друг от друга только на одну переменную;

4) все клетки в контуре должны быть с 1;

5) площадь контура должна быть максимальной;

6) число контуров должно быть минимальным;

7) контура могут пересекаться, т.е. 1 может принадлежать одновременно разным контурам.

Затем осуществить склеивание соседних клеток. Считать минимизированную функцию. Она имеет вид

. (2.1)

Как видно из (2.1) каждый минтерм состоит теперь из двух сомножителей.

Преобразуем (2.1) по теореме де Моргана к базису И-НЕ

^(2.2)

Принципиальная схема, построенная по (2.2), представлена на рисунке 2.33.

Временные диаграммы сигналов для схемы рисунка 2.33 приведены на рисунке 2.34.

Рисунок 2.34

2.3.2 Дешифратор

2.3.2.1 Общие сведения.

Дешифратор – это многовыходная комбинационная логическая схема (КЛС), в которой каждой комбинации переменных на входе соответствует единичный сигнал только на одном из выходов.

Двоичные дешифраторы преобразуют двоичный код в код «1 из k».

В ЭВМ используется дешифратор для дешифрации номера такта, адреса запоминающей ячейки, для коммутации каналов.

Имеет n входов и k выходов.

Входы дешифратора обозначаются двоичными весами разряда 1,2,4,8… , выходы – номерами наборов, вызывающих их возбуждение – . На рисунке 2.35 приведено условное обозначение трехразрядного двоичного дешифратора. В дешифраторе иногда выполняется операция стробирования, разрешающая выработку выходных сигналов с определенным интервалом времени. Например, введением дополнительных входов (на рисунке 2.35 вход С) параллельно информационным входам в каждом логическом элементе (ЛЭ) дешифратора или блокированием всех ЛЭ через одну из входных цепей.

Дешифратор называется полным, если k =2ⁿ , т.е. реализует все минтермы ( для каждой комбинации на входе есть выходная шина).

Неполный дешифратор – k<2ⁿ , если часть входных наборов не используются.

В общем случае схема дешифратора может быть описана системой собственных функций.

где - двоичные переменные на входе.

Дешифратор можно строить на различных элементных базисах.

Например, на «И» на вход подается прямой и инверсный входной сигнал.

Используются три основных способа построения дешифраторов:

а) линейный или матричный;

б) пирамидальный – или древовидный;

в) прямоугольный или ступенчатый.

2.3.2.2 Синтез матричного дешифратора

Матричный дешифратор – это простое объединение k раздельно

реализованных [n,1] полюсников, выходная функция которых равна какому-либо минтерму.

Допустим необходимо синтезировать дешифратор n=3 (трехразрядный), имеющего k =2³ =8 выходов.

В таблице 2.2 приведена таблица истинности:

Т а б л и ц а 2.2

Собственные функции имеют вид:

F₀ = ; F₄ = ;

F₁ = ; F₅ = ;

F₂ = ; F₆ = ;

F₃ = ; F₇ = .

Реализация дешифратора на логических элементах И представлена на рисунке 2.36.

Дешифрация осуществляется только при подаче сигнала строба С.

Достоинства:

− простота построения;

− высокое быстродействие.

Матричные дешифраторы целесообразно применять при использовании ИС от 4 до 8 разрядов.

2.3.2.3 Схема наращивания разрядности дешифратора

На малоразрядных дешифраторах можно строить дешифратор большей разрядности, что экономит аппаратурные затраты. По пирамидальной структуре входной код делится на группы с разрядностью, равной числу входов малоразрядных дешифраторов.

Например, дешифратор для 6-разрядного слова на трехразрядных стробируемых дешифраторах состоит из 9 одинаковых ИМС (см. рисунок 2.37).

Общее стробирование осуществляется по входному сигналу С первого ДС-1.

При С=0 на всех выходах ДС-1 будут «0» и поэтому «0» на всех выходах дешифратора 2-го яруса.

На входы ДС-1 подаются три старших разряда входного кода, на ДС-2…9 младшие разряды.

При С=1 на соответствующем выходе ДС-1 появляется «1» и отпирает соответствует дешифратор – 2-го яруса по его входному «С». Этот дешифратор 2-го яруса расшифровывает 3 младших разряда.

Например, входное число 111010 – 58 в двоичном коде. Разбиваем это число на две группы с тремя разрядами 111 и 010. На выходе ДС-1 по коду 111 имеем «1» на 7-ом выходе, она отпирает ДС-9. На его входе 010, т.е. «1» на 2-ом выходе, что соответствует 58.

2.3.3 Шифратор

Шифратор (СД) выполняет функцию, обратную функции дешифратора.

Двоичный шифратор – КЛС, преобразует код «1 из N» в двоичный. При наличии «1» на одном из входов, появляется n-элементная комбинация на выходе, соответствующая номеру возбужденного входа.

Шифратор применяется для ввода данных с клавиатуры, для преобразования в двоичный код номера нажатой кнопки и т.д. Полный двоичный шифратор имеет N_вх =2ⁿ – входов, где n- число выходов, неполный N_вх<2ⁿ.

Например, построим неполный шифратор «10-4». В таблице 2.3 приведена таблица истинности работы шифратора.

Т а б л и ц а 2.3

По таблице 2.3 составим собственные функции:

x₁=F₁+F₃+F₅+F₇+F₉

x₂=F₂+F₃+F₆+F₇

x₃=F₄+F₅+F₆+F₇

x₄=F₈+F₉

На элементах «ИЛИ»схема приведена на рисунке 2.38.

Собственные функции на И-НЕ (преобразованные по теореме Де Моргана) имеют вид:

x₁= ; ;

; .

Схема на элементах И-НЕ представлена на рисунке 2.39.

Условное обозначение шифратора приведено на рисунке 2.40.

2.3.4 Мультиплексор

Мультиплексор – многовходовая КЛС с одним выходом, подключает единственную общую выходную шину к одному из входов в зависимости от управляющего сигнала, заданного двоичным кодом (см. рисунок 2.41).

Мультиплексор применяется для преобразования параллельного кода в последовательный, сравнения кодов и т.д.

В сериях микросхем используются мультиплексоры:

а) 4 в 1 (n=4 k=2 );

б) 8 в 1 (n=8 k=3);

в) 16 в 1 (n=16 k=4).

Построим мультиплексор 4 в 1.

Для n=4, k=2 (n=2^k) собственная функция имеет вид:

.

Таблица истинности представлена в таблице 2.4:

Т а б л и ц а 2.4

Схема мультиплексора на И-ИЛИ приведена на рисунке 2.42. На рисунке 2.43 приведено условное обозначение мультиплексора.

2.3.5 Демультиплексор

Демультиплексор выполняет функцию, обратную функции мультиплексора, т.е. это КЛС, имеющая один информационный вход F, k управляющих входов V_k...V₁ и n информацонных выходов (х₁…х_n). Обычно n=2^k.

Демультиплексор используется для распределения данных одного канала между несколькими приемниками.

Например, построим демультиплексор для n = 4; k = 2.

Таблица истинности для демультиплексора (n=4; k=2) приведена в таблице 2.5.

Т а б л и ц а 2.5

Логические уравнения имеют вид:

Схема демультиплексора «из 1 в 4» приведена на рисунке 2.44.

На рисунке 2.45 приведено условное обозначение демультиплексора.

2.4 Последовательностные логические схемы

2.4.1 Триггеры

2.4.1.1 Структурная схема триггера.

Самое простое последовательностное устройство – триггер имеет 2 устойчивых состояния равновесия – «1» и «0». Без внешних воздействий он сколь угодно долго находится в устойчивом состоянии, то есть это запоминающий элемент для временного хранения информации. Имеет два выхода: прямой Q и инверсный . Состояние триггера определяется значением потенциала на прямом выходе.

При Q = 1 единичное состояние, = 0.

При Q = 0 нулевое состояние, = 1.

Обобщенная структурная схема приведена на рисунке 2.46, где

S, R – установочные входы;

X₁,…,X_n – информационные входы;

C₁,…,C_m – входы синхронизации;

V₁,…,V_k – управляющие входы (разрешения);

S*, R* – установочные входы запоминающей ячейки (ЗЯ).

Схема имеет обратную связь с выходов Q и и с выходов схемы управления (СУ) на входы СУ.

2.4.1.2 Классификация триггеров.

а) В зависимости от логической структуры или по функциональному признаку различают (см. рисунок 2.47):

1) RS-триггер с раздельной установкой 0 и 1(set – установка 1, reset – установка 0). Наборы 11 запрещены.

2) D-триггер – с приемом информации по 1 входу. Его состояние повторяет входной сигнал с задержкой, определяемой тактовым сигналом (delay – задержка).

3) Т-триггер – со счетным входом, переброс триггера в противоположное состояние происходит с каждым очередным сигналом (toggle – защелка).

4) DV-, TV-триггеры имеют дополнительный вход V (valve – клапан, вентиль). При V = 1, DV-триггер работает как D, ТV-триггер как T-триггер и при V = 0 состояние триггера сохраняется.

5) JK-триггер – универсальный триггер с раздельной установкой «0» и «1». Наборы 11 не запрещены. При 11 работает как Т-триггер относительно тактового входа. При раздельном использовании J – установка «1», K – сброс «1» или установка «0».

6) комбинированный триггер совмещает несколько режимов (RS-T, JK-RS, D-RS и др.)

7) триггер со сложной логикой – например, JK-триггер с группой входов J и K, соединённых операцией &: J = J₁ J₂ … J_n, K = K₁ K₂ … K_n. Здесь n – число входов в каждой группе.

Рисунок 2.47

б) классификация триггеров по способу записи информации приведена на рисунке 2.48.

Рисунок 2.48

По способу записи информации триггеры делятся на асинхронные и тактируемые. Состояние асинхронного триггера меняется непосредственно при подаче сигналов на вход. При этом возникают два отрицательных следствия:

а) не используется информация о предшествующем состоянии;

б) при работе триггера в сложных устройствах может появиться эффект «гонок» или «состязания сигналов» из-за разного быстродействия ЛЭ (более быстродействующие срабатывают быстрей).

Синхронное, то есть одновременное переключение элементов увеличивает надежность его работы.

Тактируемые (синхронизируемые) триггеры имеют дополнительный тактирующий вход С (Clock). Сигнал С разрешает схеме управления запись информации в триггер, но состояние триггера меняется в момент окончания тактового импульса (переход синхросигнала от «1» к «0»).

Тактируемые триггеры делятся:

а) по количеству тактовых входов – на однотактные и многотактные;

б) по способу синхронизации на:

1) синхронные со статическим управлением записью (т. е. уровнем). При одном уровне триггер работает в определенном режиме, при другом – переходит в иной режим;

2) синхронные с динамическим управлением записью (во время нарастания – прямой динамический вход, или спада импульса – инверсный динамический вход) или управляемый фронтами.

Триггеры со статическим управлением записью делятся по количеству ступеней на одноступенчатые и двухступенчатые – MS-триггеры.

2.4.1.3 Асинхронный RS-триггер

а) таблица переходов

Простейший RS-триггер с двумя устойчивыми состояниями работает в соответствии с таблицей переходов (см. таблицу 2.6).

Т а б л и ц а 2.6

Q_n – состояние триггера в момент t_n (до прихода управляющих сигналов R_n и S_n ;

Q_n+1 – состояние, в которое триггер переходит в момент t_n+1.

Из строчек 0,1 таблицы 2.6 следует, что при S_n=0, R_n=0, Q_n+1= Q_n, то есть состояние триггера сохраняется.

Из строчек 2,3 следует, что при S_n=1 R_n=0 независимо от Q_n – предшествующего состояния новое - Q_n+1=1.

Из строчек 4,5 следует при R_n=1 (сброс) и S_n=0 независимо от Q_n –предшествующего состояния новое - Q_n+1=0.

Из строчек 6,7 следует, что R_n=1, S_n=1 является запрещенным набором, т.к нельзя одновременно S=1 установить “1”, R=1 установить “0”. Состояние Q_n+1 является неопределенным (на выходе может быть или «0» или «1».

б) переключательная функция

Запишем характеристическое уравнение Q_n+1=f(R_n, S_n, Q_n) по таблице 2.6, представив его в дизъюнктивной нормальной форме

R_nS_n=X – запрещенная комбинация

Карта Карно для минтернов (константы 1) представлена на рисунке 2.49. Доопределим неопределенное значение наборов единицами. Тогда – образуются два контура и характеристическое уравнение имеет вид (2.3)

(2.3)

Карта Карно для макстермов (константы 0) приведена на рисунке 2.50. Неопределенность ХХ доопределим нулями. Характеристическое уравнение имеет вид (2.4).

(2.4)

Представим триггеры в одноэлементном базисе в ИЛИ-НЕ и И-НЕ:

из (2.3) следует ; (2.5)

из (2.4) ; (2.6)

из (2.3) ; (2.7)

из (2.4) (2.8)

в) реализация триггеров

Асинхронные триггеры с прямыми входами, описанные в (2.5) и (2.6), реализуются в базисе ИЛИ-НЕ. Логическая структура представлена на рисунке 2.51, условное обозначение - на рисунке 2.52.

Рисунок 2.51 Рисунок 2.52

В таблице 2.7 приведена минимизированная таблица переходов. S=1, R=1 – запрещенные наборы. Имеет два входа S – установка 1, R – установка 0.

Т а б л и ц а 2.7

Асинхронные триггеры с инверсными входами, описанные в (2.7) и (2.8), реализуются в базисе И-НЕ. Логическая структура представлена на рисунке 2.53, условное обозначение - на рисунке 2.54.

Рисунок 2.53 Рисунок 2.54

В таблице 2.8 приведена минимизированная таблица переходов. – запрещенные наборы.

Т а б л и ц а 2.8

г) триггер - как запоминающая ячейка.

RS-триггер сохраняет одно из устойчивых состояний независимо от многократного изменения информационного сигнала на одном входе при нулевом значении информационного сигнала на другом входе.

Из таблицы 2.8 строчек 0,1 следует, что при R=S=0 Q_n+1=Q_n, состояние триггера сохраняется;

Из строчек 2, 3 следует, что при R=0; S=1; Q_n+1=1 при любом предшествующем состоянии триггера;

Из строчек 4, 5 следует, что при R=1 S=0 Q_n+1=0 при любом предшествующем состоянии триггера;

Это свойство блокировки делает асинхронный триггер запоминающей ячейкой.

д) граф асинхронного RS-триггера

Закон работы асинхронного RS-триггера можно изобразить в виде графа.

Рисунок 2.55

Вершины графа изображены кружками - внутреннее состояние триггера, дуги – направленные ребра – изображаются линиями, начинающиеся у какой-либо вершины и заканчивающиеся у той же (петли) или у другой вершины. Дуги и петли характеризуют переходы под воздействием входных сигналов. Отсутствуют 11 – запрещенные наборы. Например, требуется определить комбинации входных сигналов, при которых триггер из 1 переключается в 1. Рядом с петлей 00, 01. Это значит R=0 S=0 или 1

2.4.1.4 Тактируемый RS-триггер

На рисунке 2.56 приведена схема тактируемого RS-триггера на логических элементах И-НЕ. На каждом входе запоминающей ячейки есть дополнительная схема совпадения (И-НЕ). Первые входы их объединены, на них подаются синхроимпульсы, на вторые входы – информационные сигналы. При С=0 – состояние триггера не меняется. На рисунке 2.57 и таблице 2.9 приведены условное обозначение триггера и минимизированная таблица переходов соответственно.

Рисунок 2.56 Рисунок 2.57

Т а б л и ц а 2.9

Характеристические уравнения имеют вид ; CRS≠1

При С=1 и S=1 Q=1; при R=1 Q=0.

Схема RS-триггера на элементах И-ИЛИ-НЕ приведена на рисунке 2.58.

Здесь - входы асинхронной установки триггера нулевыми сигналами, при любых информационных.

- поданы прямо в цепь памяти.

Рисунок 2.58

2.4.1.5 JK-триггер (универсальный)

Тактируемый JK-триггер имеет 3 входа: J, K, С. Но одноступенчатый триггер работает ненадежно, т.к. запоминающая ячейка играет двойственную

роль:

- служит источником информации – с него на схему управления поступает сигнал старого состояния;

- служит приемником – переключается в новое состояние и стирается старое. Одновременное выполнение обеих операций невозможно. Поэтому строятся двухступенчатые триггеры либо триггеры с динамическим управлением.

2.4.1.6 D-триггер

Имеет 1 вход, 2 выхода, осуществляет задержку сигнала. Переключательная функция , информация на выходе равна информации на входе на предыдущем такте.

Но обычно строятся тактируемые триггеры. Момент принятия информации определяется тактовым сигналом С.

Для правильной работы D-триггера должен быть интервал времени после прихода информации на вход D перед приходом синхросигнала С. Характеристическое уравнение имеет вид: .

Тактируемый D-триггер имеет 2 входа: D – информационный, С – тактируемый (см. рисунок 2.59).

Рисунок 2.59 Рисунок 2.60

Здесь ЛЭ1, ЛЭ2 – схема управления, ЛЭ3, ЛЭ4 – запоминающая ячейка.

На рисунках 2.60,а) и 2.60, б) – условное обозначение D и DV-триггеров, пунктиром показан дополнительный разрешающий вход V.

При С=1 записывается в триггер то, что было подано на вход D до подачи синхросигнала С.

В DV –триггере при V=1 триггер работает как D, при V=0 – сохраняется информация.

2.4.1.7 Т-триггер

Имеет 1 информационный вход Т и переключается, когда на вход триггера поступает сигнал. Логика работы триггера приведена в таблице 2.10.

Таблица 2.10

а) б)

Рисунок 2.61

Из характеристического уравнения видно, что триггер производит сложение по модулю 2 (см. рисунок 2.61,а и таблицу 2.10).

Частота на выходе в 2 раза меньше, чем на входе. Поэтому можно использовать триггер как делитель на два и для построения счетчиков.

Т-триггер можно получить из D-триггера подачей на вход D, обратно нельзя, поэтому промышленность выпускает D-триггеры, а не Т-триггеры. Т-триггеры строятся на D, RS и JK-триггерах (см. рисунок 2.62).

Рисунок 2.62

2.4.1.8 Двухступенчатый триггер

Для надежной и четкой работы в многоразрядных устройствах используется двухступенчатый MS-триггер. Он состоит из 2-х частей: М-master –основной, S-slave – помощник – вспомогательный. Одновременный прием информации на эти ступени запрещен. Устранено противоречие между процессами: сохранения старой и записи новой. Сначала формируется новая информация в первой ступени при сохранении старой во второй. Затем данные переносятся из 1-ой во 2-ую ступень. Первая ступень определяет название триггера. Для построения MS-триггера используются два синхронных триггера и инвертор.

Например, на рисунке 2.63,а представлен двухступенчатый RS-триггер на логических элементах, на рисунке 2.63,б – на одноступенчатых триггерах.

Триггер находится в нулевом состоянии Q=0.На вход поданы С=1; S=1; R=0. Первая ступень триггера переключается в «1». На выходе ЛЭ3 «1», на выходе ЛЭ4 «0». Одновременно инвертор переключает синхросигнал в «0» на входе ЛЭ5 и ЛЭ6 и на входы ЛЭ7 и ЛЭ8 поступает «1», которая не меняет состояния ЛЭ7 и ЛЭ8.

При изменении синхросигнала в ноль С=0 на выходах ЛЭ1 и ЛЭ2 присутствует «1» и ЛЭ3 и ЛЭ4 сохраняет свое состояние, а сигналы с ЛЭ3 и ЛЭ4 переписываются в ЛЭ5 и ЛЭ6, т.е. информация из первой ступени триггера переписывается во вторую.

В условном обозначении имеется двойное ТТ (см. рисунок 2.63,в).

Из RS-триггера добавлением обратной связи с выхода ЛЭ8 на вход ЛЭ1 и с выхода ЛЭ7 на вход ЛЭ2 можно получить двухступенчатый JK-триггер (см. рисунок 2.64).

Характеристическое уравнение имеет вид . Таблица переходов приведена в таблице 2.11, условное обозначение на рисунке 2.65.

Т а б л и ц а 2.11

Рисунок 2.65

2.4.2 Регистры

2.4.2.1 Назначение и классификация

Регистр – это последовательностностное устройство для приема, хранения, преобразования и выдачи многоразрядных двоичных чисел.

Регистры обладают большими функциональными возможностями. Широко распространены. Используются в качестве управляющих и запоминающих устройств, генераторов и преобразователей кодов, счетчиков, делителей частот и т.д.

Основными элементами регистра являются синхронные D-, RS-, JK-триггеры с динамическим и статическим управлением.

Один триггер может запомнить 1 бит информации, т.е. его можно считать одноразрядным регистром. Т.к. ЭВМ оперирует с многоразрядными числами, то в качестве регистра используются наборы или цепочки триггеров.

Также в регистр входят КЛС в качестве вспомогательных элементов. Занесение информации в регистр – это операция ввода или записи. Выдача информации к внешним устройствам – это операция вывода или считывания. В отличие от ОЗУ информация хранится не больше нескольких тактов.

Все регистры делятся:

а) по принципу действия на:

− накопительные (регистры памяти, хранения);

− сдвигающие (кратковременное хранение и преобразование кодов);

б) по способу ввода и вывода информации на:

− параллельные;

− последовательные;

− комбинированные (параллельно-последовательные, последовательно-параллельные);

в) по направлению передачи:

− однонаправленные (вправо или влево);

− реверсивные;

г) по способу синхронизации:

− однотактные;

− многотактные;

д) по количеству каналов приема:

− однофазные;

− парафазные.

2.4.2.2 Регистр хранения

На рисунке 2.66 приведена схема регистра с параллельным приемом и выдачей информации. На вход регистра хранения подается n-разрядное слово (X₁ …. X_n).

Рисунок 2.66

Здесь обозначены шины: П – приема, С – синхронизации, В – выдачи, Пр – преобразования информации, Уст. «0» – установка нуля на входах RS-триггеров.

Регистр хранения построен на RS-триггерах с логическими элементами «И».

Входы R всех триггеров объединены и соединены с шиной сброса (Уст. «0»). Для установки регистра в «0» необходимо одновременно подать «1» по шине Уст «0» и «С» (синхронизации, объединяющей тактирующие входы )

Приём информации или запись.

В следующем такте код Х₁, Х₂,…, Х_n параллельно поступает на входы логических элементов «И», одновременно сигнал «1» – по шинам П (прием) и С. Выходы «И» соединены со входами «S».

В разрядах, где Х_i=1 триггер устанавливается в единичное состояние, где Х_i=0 – состояние триггера не меняется.

Выдача информации

С прямого выхода триггера Q сигнал поступает на вход логических элементов «И». Вторые входы «И» объединены общей шиной выдачи «В» информации. На выходе регистра получаем прямой код Х₁,….Х_n.

При подаче сигнала по шине Пр- преобразование, который поступает на схему «И» , а на вторые входы «И» - с , на выходе «И» появляется обратный код При считывании состояние триггера не меняется, т.е. считывание может производиться многократно без разрушения информации.

2.4.2.3 Регистры сдвига

Регистры сдвига выполняют операцию сдвига – с приходом каждого тактового импульса происходит перезапись содержимого триггера каждого разряда в соседний без изменения порядка следования «1» и «0» .

Сдвиговые регистры делятся на:

− со сдвигом информации вправо – в сторону младших разрядов;

− со сдвигом в сторону старших разрядов;

− реверсивные – со сдвигом влево или вправо.

На схемах под символом RG ставятся стрелки

Регистры сдвига строятся на RS, JK, D, DV – триггерах, на одно- и двухступенчатых, одно- и многотактные. Может быть последовательный и параллельный ввод и последовательный и параллельный вывод.

2.4.2.4 Регистры сдвига на одноступенчатых триггерах.

На одноступенчатых триггерах регистры строятся по двухтактной схеме (см. рисунок 2.67). Каждый разряд состоит из двух триггеров - основного и вспомогательного.

Рисунок 2.67

Основные триггеры образуют основной регистр RG1, вспомогательные триггеры – RG2.

Информация сдвигается за 2 такта: по сигналу С₂ содержимое основного регистра RG1 переписывается во вспомогательный RG2, а по сигналу С₁ переписывается снова в RG1, при этом информация сдвигается на 1 разряд вправо. Для сдвига на m-разрядов требуется m таких импульсов С₂ и С₁ . Две последовательности С₂ и С₁ можно заменить одной С₂ , соединив С₂ с шиной С₁ через инвертор.

2.2.3.1 Регистры сдвига на двухступенчатых триггерах.

При использовании двухступенчатых триггеров схема регистра сдвига упрощается (см. рисунок 2.68).

Рисунок 2.68

В двухступенчатых триггерах первая ступень управляется сигналом С, а 2-ая инверсным сигналом С. Выходы одних триггеров соединяются со входами других, сдвиг осуществляется каждым синхроимпульсом, поэтому называется регистром с однотактным сдвигом.

Регистр сдвига числа влево представлен на рисунке 2.69, реверсивный на – рисунке 2.70, условное обозначение – на рисунке 2.71.

Рисунок 2.69

Рисунок 2.70

2.4.3 Счетчики

Счётчик это последовательностная схема для подсчёта числа входных сигналов и хранения двоичного кода этого числа.

Используются для последовательного выполнения команд программ, подсчёта числа циклов выполненных операций, делителей частоты и т.д.

2.4.3.1 Классификация:

а) по основанию системы счисления:

- двоичные;

- двоично-десятичные;

- с основанием не ≠ 2 и не ≠ 10;

б) по целевому назначению:

- суммирующие;

- вычитающие;

- реверсивные;

в) по количеству разрядов:

- одноразрядные;

- многоразрядные;

г) по организации цепей переноса:

- с последовательным;

- со сквозным;

- с параллельным;

- с групповым:

д) по виду применяемых триггеров:

- одноступенчатые;

- двухступенчатые;

- однотактные;

- многотактные;

е) по порядку изменения состояния.

- с естественным (код изменяется на 1);

- с произвольным порядком счёта (значение кода изменяется больше, чем на 1);

- пересчётная схема – выходной сигнал формируется только после подачи на вход определённого числа 1.

е) по способу переключения

- асинхронный;

- синхронный.

2.4.3.2 Основные параметры:

а) модуль счёта, коэффициент пересчёта – количество поступивших на вход 1, возвращающих счётчик в исходное состояние

М=2ⁿ, где n – число разрядов;

б) ёмкость счётчика S=2ⁿ-1;

в) число разрядов n=log₂M;

г) быстродействие – определяется максимальной частотой переключения f_мах и разрешающим временем – минимальным временем между двумя входными сигналами при работе счетчика без сбоя.

2.4.3.3 Счётчики с последовательным переносом.

а) суммирующие счетчики

Рассмотрим последовательность двоичных чисел – таблицу прямого счёта (см. таблицу 2.12). Видно, что соседний старший разряд изменяет свое состояние при переходе младшего с 1 на 0, т.е. счётчик состоит из цепочки триггеров с инверсным динамическим управлением или двухступенчатых MS-триггеров. В суммирующих счетчиках вначале подачей «1» на вход R триггеры устанавливаются в нулевое состояние.

Т а б л и ц а 2.12

На рисунке 2.72 представлен суммирующий счетчик с последовательным переносом, состоящий из цепочки триггеров с инверсным динамическим управлением. Т-триггеры срабатывают от каждого входного импульса. Этот счётчик также может быть делителем частоты. Каждый триггер старшего разряда переключается в 2 раза реже младшего.

Рисунок 2.72

На рисунке 2.73 представлен десятичный суммирующий счетчик. Счетчик имеет коэффициент пересчета 10. Он считает от 0 до 9. При поступлении на его вход десятого импульса все его выходы устанавливаются в нулевое состояние. В схеме использованы синхронные JK-триггеры. Первый триггер изменяет свое состояние с приходом каждого перепада входного сигнала, так как его J и K входы принудительно подключены к логической единице. J-вход второго триггера подключен к инверсному выходу четвертого триггера, а там до прихода восьмого импульса также стоит единица. Этот триггер будет переключаться отрицательным перепадом напряжения, пришедшим с прямого выхода первого триггера, т.е. от 2,4,6,8 импульсов. Третий триггер переключится 4 и 8-ым импульсами.

С приходом восьмого импульса установится состояние триггеров, когда на прямых выходах первых трех триггеров стоят логические нули, а на прямом выходе четвертого триггера – логическая единица. Девятый импульс переключит только первый триггер, при этом на его выходе будет положительный перепад, который не может воздействовать на другие триггеры.

Десятый импульс поставит в нулевое состояние первый триггер, и на его прямом выходе возникнет отрицательный перепад, который пройдет на С-входы второго и четвертого триггеров. На J-вход второго триггера поступает логический ноль с инверсного выхода четвертого, поэтому в каком бы состоянии он ни был, на его прямом выходе будет логический ноль. Через схему «И» на вход J четвертого триггера подается ноль. Триггер находится в единичном состоянии, и с приходом управляющего перепада на С-вход триггер сбрасывается в ноль;

Рисунок 2.73

б) вычитающие счётчики

Если рассмотреть таблицу обратного счёта видно (см. таблицу 2.12), что старший разряд меняет свое состояние при изменении младшего разряда с «0» на «1».

В вычитающих счётчиках (см. рисунок 2.74) содержание его понижается на 1 с приходом каждого импульса. Счетчик построен на синхронных MS-T-триггерах.

Предварительно все триггеры устанавливаются в «1» подачей нулевого сигнала на входы S;

Рисунок 2.74

в) реверсивный счетчик

Реверсивный счетчик (см. рисунок 2.75) имеет цепи прямого и обратного счёта. С помощью схемы И-ИЛИ происходит переключение связей между триггерами.

Рисунок 2.75

На рисунке 2.76 приведено условное обозначение реверсивного счетчика.