Цикл записи

^{в начало}

Транзакцию начинает задатчик, при наличии на шине холостого хода (IDLE) и разрешения на работу на шине. Это разрешение задатчик получает от арбитра, послав ему сигнал запроса REQ# и получив разрешение GRN# от него.

После этого задатчик начинает транзакцию с адресной фазы путем установки по 1-ому импульсу транзакции сигналов FRAME#, адреса AD[31::0] и команды C/BE[3::0]#. Эти сигналы становятся достоверными ко 2-ому импульсу транзакции.

По второму импульсу, в соответствии с установленным адресом определяется исполнитель и соответствующая команда. По этому импульсу задатчик выставляет сигналы IRDY# данных и указатель байт BE[3::0]. Сигнал IRDY# указывает исполнителю, что на шине AD[31::00] достоверные данные и их можно считывать.

Исполнитель по 2-ому импульсу устанавливает сигнал TRDY#, говоря задатчику, что он может принять данные.

По 2-ому импульсу исполнитель устанавливает сигнал DEVSEL#, сообщающий задатчику, что исполнитель найден и имеет право проводить транзакцию. На 2-ом импульсе заканчивается фаза адреса и начинается фаза данных.

На 3-ем импульсе исполнитель определяет, что задатчик выставил первые данные на AD[31::0] и считывает их.

На 3-ем импульсе заканчивается первая фаза данных. На временной диаграмме приведен пример транзакции записи, содержащей 3 фазы данных.

Как видно из диаграммы (рисунок 2.2), первая и вторая фазы данных не имеют циклов ожидания и выполняются каждая за один такт. Третья и последняя фаза данных имеет три цикла ожидания и начинается на четвёртом импульсе, по фронту которого сбрасывается FRAME# и устанавливается IRDY#, т.к. он был сброшен. Циклы ожидания образуется сбросом сигнала TKDY#, а на первом - также сбросом сигнала IRDY#. Хотя FRAME# сброшен, а IRDY# установлен на шестом импульсе, только на 8-м импульсе установлен TKDY#, что позволяет завершить транзакцию. На 9-м импульсе шина находится в состоянии холостого хода (IDLE) и готова к новой транзакции.

Рис.2.2. Временная диаграмма