Общий принцип доступа к данным. Массив данных представляет собой некое подобие координатной сетки, где есть положения по горизонтали адрес строки и по вертикали адрес столбца. На пересечении каждого конкретного адреса строки и столбца находится единичный строительный элемент памяти - ячейка, которая представляет собой ключ транзистор и запоминающий элемент конденсатор. Например, для чтения или записи одной ячейки памяти необходимо пять тактов.
Сначала на шину выставляется адрес строки. Затем подается сигнал RAS , который является своего рода контрольным сигналом, передающим полученный адрес для записи в специально отведенное место - регистр микросхемы памяти. После этого передается сигнал столбца, следующим тактом за которым идет сигнал подтверждения принимаемого адреса, но уже для столбца - CAS . И, наконец следует операция чтения-записи в из ячейки, контролируемая сигналом разрешения - WE . Однако, если считываются соседние ячейки, то тогда нет необходимости передавать каждый раз адрес строки или столбца - процессор надеется, что считываемые данные расположены по соседству.
Поэтому, на считывание каждой последующей ячейки понадобится уже 3 такта системной шины. Отсюда и берут свое начало существование определенных схем функционирования тайминги отдельно взятой разновидности памяти x-yyy-yyyy, где x - количество тактов шины, необходимое для чтение первого бита, а у - для всех последующих.
Так, цикл доступа процессора к памяти состоит из двух фаз запроса Request и ответа Response. Фаза запроса состоит из трех действий подача адреса, подача запроса чтения-записи и подтверждение необязательно. В фазу ответа входит выдача запрашиваемых данных и подтверждение приема.
Довольно часто происходит чтение четырех смежных ячеек, поэтому многие типы памяти специально оптимизированы для данного режима работы, и в сравнительных характеристиках быстродействия обычно приводится только количество циклов, необходимое для чтения первых четырех ячеек. Здесь речь идет о пакетной передаче, которая подразумевает подачу одного начального адреса и дальнейшую выборку по ячейкам в установленном порядке. Такого рода передача улучшает скорость доступа к участкам памяти с заранее определенными последовательными адресами.
Обычно процессор вырабатывает адресные пакеты на четыре передачи данных по шине, поскольку предполагается, что система автоматически возвратит данные из указанной ячейки и трех следующих за ней. Преимущество такой схемы очевидно - на передачу четырех порций данных требуется всего одна фаза запроса. Например, для памяти типа FPM DRAM применяется самая простая схема 5-333-3333 Для памяти типа EDO DRAM после первого считывания блока данных, увеличивается время доступности данных того ряда, к которому происходит доступ в настоящий момент, при этом уменьшая время получения пакета данных, и память уже может работать по схеме 5-222-2222 Синхронная память типа SDRAM, в отличие от асинхронной FPM и EDO , свободна от передачи в процессор сигнала подтверждения, и выдает и принимает данные в строго определенные моменты времени только совместно с сигналом синхронизации системной шины, что исключает несогласованность между отдельными компонентами, упрощает систему управления и дает возможность перейти на более короткую схему работы 5-111-1111 Поэтому в рассматриваемом пункте меню настройки можно встретить варианты допустимых значений для циклов обращения к памяти x333 или x444 - оптимально подходит для FPM DRAM, x222 или x333 - для EDO DRAM, и x111 или x222 - для SDRAM.