Основні операційні елементи обчислювальної техніки

 

Як зазначено при розгляді апаратних засобів обчислювальних систем, оброблення цифрової інформації полягає у виконанні елементарних операцій з електричними імпульсами, що відтворюють нулі й одиниці. Для їх здійснення в ЕОМ вводять електронні операційні елементи. Промисловість виготовляє їх у вигляді окремих мікросхем або вони є структурними утвореннями у великих і надвеликих мікросхемах.

Розрядність операційних елементів визначається типом ЕОМ, де вони застосовуються. Для спрощення розгляду обмежимося прикладами операційних елементів, які оперують із числами міскість до половини байта.

Операційні елементи бувають двох видів: комбінаційні, побудовані на базових логічних елементах (див. п. 6.5), та послідовні, що складаються з тригерів (див. п. 7.5), хоча самі тригери теж здебільшого побудовані на базових логічних елементах. До комбінаційних операційних елементів належать суматори, різноманітні перетворювачі кодів, елементи керування інформаційними потоками. З послідовних елементів утворюють регістри і лічильники.

Регістри. Це операційні елементи, що складаються з упорядкованих послідовностей ЕП (тригерів) і призначені для зберігання чисел у двійковому коді та виконання над ними найпростіших операцій. Так, у регістрах можуть використовуватися порозрядне додавання і віднімання чисел, зсув числа на певну кількість розрядів (підготовка до множення або ділення) та інші елементарні операції.

Зсув числа полягає в тому, що цифра, яка розміщувалась до зсуву в одному розряді, переноситься до сусіднього (і + 1) або (i - 1)-го розряду. Логічний зсув інформації ліворуч на п розрядів еквівалентний множенню числа на 2ⁿ, а праворуч — множенню на 2^-n. Нижче як приклад показано зсув на один розряд числа в чотирирозрядному регістрі.

 

Рис. 11.6. Структура схеми послідовного регістра зсуву на D-тригерах

 

Розрядність регістрів визначається кількістю тригерних комірок у них. Зсуви чисел можна виконувати на будь-яку кількість розрядів. Застосовують також реверсивні регістри, в яких можливий зсув числа в обох напрямках. При цьому розряди, що звільняються після зсуву числа, заповнюються нулями або цифрами сусідніх розрядів. У лінійних регістрах при зсуві чисел відбувається втрата молодших або старших розрядів машинного слова. Тому використовують також кільцеві регістри, в яких зсув чисел можна виконувати без втрати інформації.

Регістри зсуву будують на синхронних тригерах D- або JK-типів. з'єднаних послідовно. Числа в них уводять послідовно цифра за цифрою, починаючи з молодшого розряду. Такі регістри називають послідовними.

Приклад структурної схеми послідовного регістра зсуву на D-тригерах показано на рис. 11.6. Зсув числа виконується за допомогою синхро-сигналу. Вихід Q) попереднього розряду приєднується до входу D наступного. Завдяки цьому кожний імпульс синхросигналу встановлює наступний тригер у стан, в якому до цього знаходився попередній тригер, здійснюючи тим самим зсув числа праворуч на один розряд. Вхід 6 першого тригера призначений для приймання в регістр інформації U_вх у вигляді послідовного коду. З кожним синхроімпульсом на вхід схеми надходить значення чергового розряду машинного слова.

Наприклад, для запису в регістр числа 1011 на його вхід подають сигнал 1, який першим синхроімпульсом пересилається на вихід Q1. Далі на вхід регістра знову подають сигнал 1, який другим синхроімпульсом переноситься на вихід Q1, а сигнал з Q] пересилається (зсовується) на один розряд, тобто на Q2. Потім на вхід регістра подають сигнал 0, який третім синхроімпульсом переноситься на вихід Q1, а сигнали 1 з виходів Q1 і Q2 зсовуються на один розряд праворуч і т. д.

Таким чином, для запису n-розрядного числа в послідовний регістр зсуву комп'ютер має виконати п тактів, якщо, безумовно, розрядність цього числа не перевищує розрядності регістра. Число на виходах регістра зберігається в паралельному коді до надходження наступного керувального імпульсу. Якщо треба прочитати з послідовного регістра зсуву інформацію в послідовному коді, то її знімають з виходу Q4 після надходження чергових п синхроімпульсів.

У паралельному регістрі на D-тригерах (рис. 11.7) число на всі його входи подається Рис. 11.7. Структура схеми паралельного регістра на D-тригерах

 

одночасно, а записується в регістрі із подачею синхроімпульсу. Швидкодія такого регістра максимальна, оскільки команди виконуються в ньому одночасно, а не по черзі. Розрядність — не обмежена і змінюється простим з'єднанням входів керування С кількох мікросхем. Використовують ці регістри переважно в оперативних ЗП.

Лічильники. Це операційні елементи обчислювальної техніки, призначені для підрахунку кількості вхідних імпульсів. Вони можуть бути підсумовувальними, віднімальпими та реверсними. Розрядність лічильника N визначається максимальним числом,до якого ведеться лічба. Це число називають коефіцієнтом (модулем) лічби К_л. Якщо кількість імпульсів на вході лічильника перевищує К_л, то через кожні К_л імпульсів він повертається у початковий стан і починає лічити спочатку.

Рис. 11.8. Структурна схема лічильника без перетворення коду

 

Лічильник можна створити послідовним з'єднанням асинхронних тригерів Т-типу. Кожен черговий вхідний сигнал переводить тригер з одного стійкого стану в інший. Асинхронний лічильник здійснює послідовне перенесення станів тригерів. У лічильнику, структурну схему якого зображено на рис. 11.8, виконується підрахунок імпульсів без перетворення коду. Перший тригер перемикається при надходженні кожного Імпульсу на його вхід. Вихід цього тригера є одночасно входом другого тригера і т. д.

Іноді треба мати лічильники з довільним коефіцієнтом лічби К_п < 2^N. Наприклад, в електронних годинниках є мікросхеми з коефіцієнтом лічби 6 (десятки хвилин), 10 (одиниці хвилин), 24(години), 7 (дні тижня) тощо.

Таке перетворення інформації досягається укороченням циклу роботи лічильника, наприклад уведенням 33. Так, уведенням двох 33 у схему на рис. 11.8 можна одержати лічильну декаду, структурну схему якої показано на рис. 11.9. Декада з кожним дев'ятим імпульсом переходить у стан 1111, аз кожним десятим — у нульовий стан 0000. Такі декади,

Рис. 11.9. Структурна схема лічильної декади

 

що перетворюють двійковий код числа на десятковий, часто використовують у поєднанні з дешифраторами для виведення інформації на семисегментні індикатори.

Крім розглянутих, застосовують також паралельні синхронні лічильники, які найчастіше будують на універсальних JК- тригерах.

Суматори.Це комбінаційні операційні елементи цифрової техніки, призначені для арифметичного додавання двох чисел. Вони є основними елементами при створенні АЛП.

У цифровій техніці використовують двійкові та десяткові суматори послідовної і паралельної дій. Кожен багаторозрядиий суматор складається з набору однорозрядних суматорів, з'єднаних різними способами.

Рис. 11.10. Структурні схеми двійкових півсуматора (а) і повного суматора (б), складених з логічних елементів, повного суматора (в), складеного з півсуматорів, і його умовне графічне позначення (г)

 

Усі арифметичні операції в комп'ютері зводяться до додавання двійкових чисел. Для всіх випадків, крім одного (а саме: 1 + 1), їх може виконати елемент АБО. Лише виконання цієї операції потребує додаткових логічних елементів. Отже, треба створити таке з'єднання логічних елементів. яке працювало б як елемент АБО, а в разі надходження на його обидва входи логічних 1 забезпечувало б перенесення 1 у старший розряд числа і запис 0 у свій. Структурну схему та таблицю істинності двійкового півсу-матора показано на рис. 11.10,а, де однорозрядні двійкові числа позначено літерами А і В, суму — S, а перенесення — Р.

Імпульси чисел для додавання подають одночасно на схему АБО та схему І. шо формус одиницю перенесення і передає сигнал 1 на схему НЕ, яка, в свою чергу, разом із сигналом з виходу схеми АБО подає сигнал на другу схему І. Коли на вході півсуматора є одна з перших трьох комбінацій таблиці додавання, то на виході схеми НЕ буде рівень логічної одиниці, а на виході 5 — відповідна сума в межах одного розряду. Коли ж є комбінація 1 + 1, то перша схема І передасть логічну одиницю на перенесення, тобто на вихід Р, і на схему НЕ,

Рис. 11.11. Структурна схема шифратора 10–2, складена з логічних елементів, і його умовне графічне позначення

 

на виході якої з'явиться логічний нуль, чим і буде забезпечений нульовий сигнал на виході S.

Розглянута схема називається схемою півсуматора тому, що повний суматор повинен мати три входи: для чисел А, В та перенесення Р_о з молодшого розряду. Структурну схему

Рис. 11.12. Структурна схема лінійного дишефратора 2–10, складеного з базових елементів І–НЕ, і його умовне графічне позначення

 

двійкового повного суматора, складену з найпростіших логічних елементів, зображено на рис. 11.10, б.

Повний суматор може бути складений також із двох півсуматорів (рис. 11.10, б). Промисловість випускає суматори різної розрядностi у вигляді окремих мікросхем. Умовне графічне позначення однієї з мікросхем чоти-рирозрядного суматора показано на рис. 11.10,г.

Перетворювачі кодів.Це операційні елементи обчислювальної техніки, за допомогою яких відбувається перетворення паралельних кодів на послідовні й навпаки. Залежно від виду чисел і способу перетворення перетворювачі називають шифраторами (кодерами), дешифраторами (декодерами), мультиплексорами, демультиплексорами, перетворювачами кодів з одного виду на інший (наприклад, двійково-десяткового коду на код семисегментного цифрового індикатора).

На рис. 11.11зображено структурну схему з'єднання логічних елементів АБО для утворення шифратора, що перетворює цифри одного розряду десяткової системи на двійковий код 8 - 4 - 2 - 1. Такі шифратори з довільною розряднїстю застосовують у пультах керування для введення даних.

Нехай па пульті є 10 клавішей, гравірованих від 0 до 9. Після натиснення на кожну з них на вхід шифратора надходить одиничний сигнал Х0, XI,..., Х9. На виході шифратора кожному з вхідних сигналів ставиться у відповідність чотирирозрядний двійковий код Y0, Y1, Y2, Y3. Виходи шифратора, позначені цифрами 7,2,4,8, відповідають вагомим коефіцієнтам двійкових розрядів.

На рис. 11.12 показано структурну схему з'єднання базових елементів І - НЕ для утворення лінійного дешифратора, що перетворює двійкові числа коду 8 - 4 - 2 - 1 на десяткові цифри одного розряду. Схема має такі особливості, характерні для дешифраторів інтегрального виконання:

•з метою зменшення кількості входів формування інверсій вхідних змінних відбувається в самому дешифраторі;

•додаткові інвертори на входах зменшують навантаження з боку де шифратора на його попередні схеми.

Крім лінійних, застосовують також прямокутні та пірамідальні дешифратори.

Мультиплексор.Це операційний елемент, що перетворює паралельні коди на послідовні. Крім того, він здійснює опитування деякої кількості вхідних інформаційних каналів з передачею сигналів на один вихід. На рис. 11.13, а зображено структурну схему найпростішого мультиплексора з двома інформаційними входами, побудованого з елементів одноступе-невої логіки. Вибір інформаційного входу здійснюється кодом, який подають на адресний вхід А. Для двовхідного мультиплексора адресний вхід однорозрядний.

Рис. 11.13. Структурна схема найпростішого мультиплексора з двома інформаційними входами (а) й умовне графічне позначення (б) мікросхеми К155КП7 восьмивхідного мультиплексора

 

З надходженням адресного коду 0 він інвертується і забезпечує приєднання до виходу Y вхідного каналу D0, а з надходженням коду 1 канал D0 блокується і до входу Y приєднується канал D1. Кількість інформаційних входів можна збільшити, але при цьому зростає розрядність адресного входу. Так, для чотиривхідно-го мультиплексора потрібен дворозрядний адресний вхід, для восьмивхідного — трироз-рядний.

У серійних інтегральних мікросхемах, крім розглянутих, ще передбачено вхід V, за допомогою якого можна збільшувати кількість інформаційних входів. Так, із двох восьмивхідних інтегральних мікросхем тилу К155КП7 (рис. 11.13, б) можна скласти мультиплексор на 16 входів.

Демультиплексор.Він виконує опе рації,обернені операціям мультиплексора. Його можна розглядати як елемент, що розподіляє інформацію з одного інформаційного каналу D по кількох за вказаними адресами, або як дешифратор. На рис. 11.14,а показано структурну схему демульти-плексора з двома виходами, побудованого з елементів одноступеневої логіки. Коли на адресний вхід А надходить сигнал 0, то інформація з каналу D передається на вхід Y0, а коли на вході А є сигнал 1, то інформація з каналу D надходить на вихід Y1.

Збільшення кількості виходів демультиплексора потребує підвищення розрядності адресного входу. В серійних інтегральних мікросхемах демультиплексорів застосовують також строб-входи V. Використання стробових входів VI і V2 у поєднанні з додатковим Інформаційним входом Е розширює функціональні можливості мікросхем і дає змогу, наприклад, застосовувати мікросхему типу К155ИД4 не тільки як демультиплексор, а й як декодер (рис. 11. 14, б),

 

Рис. 11.14. Структурна схема демультиплексатора з двома виходами (а) й умовне графічне позначення (б) мікросхеми У155ИД4

 

З інших перетворювачів кодів можна виділити перетворювач для цифрової індикації на семисегментних елементах, що перетворює двійковий код 8-4-2-1 на логічні змінні YІ, Y2, ..., Y7, які керують окремими елементами індикатора. Рівні та значення цих логічних змінних залежать від того, з яких елементів (світлодіодів чи рідких кристалів) складаються конкретні типи індикаторів і які особливості їхньої конструкції. Проте

 

 

 

Рис. 11.15. Структурна схема перетворювача двійкового коду на код семисегментного індикатора (а) й умовне графічне позначення (б) його мікросхеми

 

таблиця переходів самих змінних такого перетворювача визначаеться кодом входного сигналу.

У табл. 11.2 наведено відповідність між десятковою цифрою й двійковим кодом i значениям змінних на виході перетворювача, структурну схему якого зображено на рис. 11.15, а, умовне графічне позначення його мікросхеми — на рис. 11.15, б.

 

ГЛАВА 1 2. РАДІОЕЛЕКТРОНІКА В ЗАГАЛЬНООСВІТНІЙ ШКОЛI