Микросхемы асинхронных приемопередатчиков - раздел Образование, Системы ввода - вывода и интерфейсы В Начало
Преобразование Параллельного Кода В Последовател...
в начало
Преобразование параллельного кода в последовательный для передачи и обратное преобразование при приеме данных выполняют специализированные микросхемы UART (Universal Asynchronous Receiver-Transmitter) универсальный асинхронный приемопередатчик (УАПП). Эти же микросхемы формируют и обрабатывают управляющие сигналы интерфейса (управление и состояние модема). COM-порты IBM PC XT/AT базируются на микросхемах, совместимых на уровне регистров с UART 18250 – 8250/16450/16550А. Это семейство представляет собой усовершенствования начальной модели, направленные на повышение быстродействия, снижение потребляемой мощности и загрузки процессора при интенсивном обмене.
Микросхемы 8250х имеют невысокое быстродействие по обращениям со стороны системной шины. Они не допускают обращения к своим регистрам в смежных шинных циклах процессора – для корректной работы с ними требуется введение программных задержек (команд JMP) между обращениями CPU. В компьютерах класса АТ применяют микросхемы UART следующих модификаций:
- 16450 – быстродействующая версия 8250 для АТ. Ошибок 8250 и полной совместимости с XT BIOS не имеет. Эта микросхема является минимумом, требуемым для работы OS/2 с COM-портами.
- 16550 – развитие 16450. Может использовать канал DMA для обмена данными. Имеет FIFO-буфер, но некорректность его работы не позволяет им воспользоваться.
- 16550А – имеет работающие 16-байтные FIFO-буферы приема и передачи и возможность использования DMA. Именно этот тип UART должен применяться в АТ при интенсивных обменах на скоростях 9600 бит/с и выше без потери данных. Совместимость с этой микросхемой обеспечивает большинство универсальных микросхем контроллеров портов ввода/ вывода, входящих в чипсеты современных системных плат.
Микросхемы UART 16550А с программной точки зрения представляют собой набор регистров, доступ к которым определяется адресом (смещением адреса регистра относительно базового адреса порта) и значением бита ВЬАВ (бита 7 регистра ЬСК). В адресном пространстве микросхема занимает 8 смежных адресов. Список регистров 11АКТ 16550А и способы доступа к ним приведены в таблице 3.7.
Таблица 3.7. Регистры UART 16550А
Доступ
Регистр
Чтение/запись R/W
Смещение
DLAB
Имя
Название
Оh
THR
Transmit Holding Register
WO
Оh
RBR
Receiver Buffer Register
RO
Оh
DLL
Divisor Latch LSB
R/W
Lh
DLM
Divisor Latch MSB
R/W
Ih
IER
Interrupt Enable Register
R/W
2h
X
IIR
Interrupt Identification
RO
2h
X
FCR
FIFO Control Register
WO
Зh
X
LCR
Line Control Register
R/W
4h
X
MCR
Modem Control Register
R/W
5h
X
LSR
Line Status Register
R/W
6h
X
MSR
Modem Status Register
R/W
7h
X
SCR
Scratch Pad Register
R/W
Микросхемы 8250 отличаются от приведенного ниже описания отсутствием регистра РСК и всех возможностей ПРО и ВМА (и соответствующих им бит регистров).
- THR (Transmit Holding Register) – промежуточный регистр данных передатчика (только для записи). Данные, записанные в этот регистр, будут пересланы в выходной сдвигающий регистр (когда он будет свободен), из которого поступят на выход при наличии разрешающего сигнала CTS. Бит О передается (и принимается) первым. При длине посылки менее 8 бит старшие биты игнорируются.
- RBR (Receiver Buffer Register)– буферный регистр принимаемых данных (только для чтения). Данные, принятые входным сдвигающим регистром, помещаются в регистр RBR, откуда они могут быть считаны процессором. Если к моменту окончания приема очередного символа предыдущий не был считан из регистра RBR, фиксируется ошибка переполнения. При длине посылки менее 8 бит старшие (липшие) биты в регистре имеют нулевое значение.
- DLM (Divisor Latch MSB) – регистр старшего байта делителя частоты. Делитель определяется по формуле D=115200/V, где V – скорость передачи, бит/с. Входная частота синхронизации 1,8432 МГц делится на заданный коэффициент, после чего получается 16-кратная частота передачи данных.
- IER (Interrupt Enable Register) – регистр разрешения прерываний. Единичное значение бита разрешает прерывание от соответствующего источника:
Биты 7-4=0 – не используются.
Бит 3 – Mod IE – по изменению состояния модема (любой из линий CTS, DSR, RI, DCD).
Бит 2 – RxL IE – по обрыву/ошибке линии.
Бит 1 – TxD IE – по завершении передачи.
Бит 0 – RxD IE – по приему символа (в режиме FIFO – прерывание по тайм-ауту).
- IIR (Interrupt Identification Register)– регистр идентификации (только для чтения) прерываний и признака режима FIFO. Для упрощения программного анализа UART выстраивает внутренние запросы прерывания по 4-уровневой приоритетной системе. Порядок приоритетов (по убыванию) следующий: состояние линии, прием символа, освобождение регистра передатчика и состояние модема. При возникновении условий прерывания UART указывает на источник с высшим приоритетом до тех пор, пока он не будет сброшен соответствующей операцией. Только после этого будет выставлен запрос с указанием следующего источника.
Биты [7:6] – признак режима Р1РО:
11 – режим FIFO 16550А, 10 – режим FIFO 16550, 00 – обычный.
Биты [5:4] – не используются.
Бит 3 – прерывание по тайм-ауту (не в режиме FIFO).
Биты [2:1] – причина прерывания с наивысшим приоритетом (в обычном, не FIFO-режиме):
11 – ошибка/обрыв линии; сброс – чтением регистра состояния линии,
10 – принят символ; сброс – чтением данных,
01 – передан символ (регистр THR пуст); сброс – записью данных,
00 – изменение состояния модема; сброс – чтением регистра состояния модема.
В режиме FIFO причину прерывания идентифицируют биты [3:1]:
011 – ошибка/обрыв линии; сброс – чтением регистра состояния линии.
010 – принят символ; сброс – чтением регистра данных приемника.
110 – индикатор тайм-аута (за 4-кратный интервал времени передачи символа не передано и не принято ни одного символа, хотя в буфере имеется, по крайней мере, один). Сброс – чтением регистра данных приемника.
001 – регистр THR пуст; сброс – записью данных.
000 – изменение состояния модема (CTS, DSR, RI или DCD), сброс – чтением регистра MSR.
- FCR (FIFO Control Register) – регистр управления FIFO (только для записи). Назначение бит:
Биты [7:6] ITL (Interrupt Trigger Level) – уровень заполнения FIFO-буфера, при котором вырабатывается прерывание:
00 – 1 байт (по умолчанию);
01 – 4 байта;
10 – 8 байт;
11 – 14 байт.
Биты [5:4] зарезервированы.
Бит 3 – разрешение операций DMA.
Бит 2 – RESETTF (Reset Transmitter FIFO) – сброс счетчика FIFO-передатчика. Запись единицы в этот бит приводит к сбросу счетчика FIFO (сдвигающий регистр не сбрасывается).
Бит 1 – RESETRF (Reset Receiver FIFO) – сброс счетчика FIFO-приемника. Запись единицы в этот бит приводит к сбросу счетчика FIFO (сдвигающий регистр не сбрасывается).
Бит 0 – TRFIFOE (Transmit And Receive FIFO Enable) – разрешение (единицей) режима FIFO для передатчика и приемника. При смене режима FIFO-буферы автоматически очищаются.
- LCR (Line Control Register) – регистр управления линией (настройки параметров канала).
Бит 7 – DLAB (Divisor Latch Access Bit) – управление доступом к делителю частоты.
Бит 6 – BRCON (Break Control) – формирование обрыва линии (посылка нулей) при BRCON=1.
- LSR (Line Status Register) – регистр состояния линии (точнее, состояния приемопередатчика):
Бит 7 – FIFOE (FIFO Error Status) – ошибка принятых данных в режиме FIFO (буфер содержит хоть один символ, принятый с ошибкой формата, паритета или обрывом). В не-FIFO режиме всегда 0.
Бит 6 – TEMPT (Transmitter Empty Status) – регистр передатчика пуст (нет данных для передачи ни в сдвиговом регистре, ни в буферных, THR или FIFO).
Бит 5 – THRE (Transmitter Holding Register Empty) – регистр передатчика готов принять байт для передачи. В режиме FIFO указывает на отсутствие символов в FIFO-буфере передачи. Вызывает прерывание.
Бит 4 – BD (Break Detected) – индикатор обрыва линии (вход приемника находится в состоянии лог. 0 не менее, чем время посылки символа).
Бит 2 – PE (Parity Error) – ошибка контрольного бита (паритета или фиксированного).
Бит 1 – OE (Overrun Error) – переполнение (потеря символа). Если прием очередного символа начинается до того, как предыдущий был выгружен из сдвигающего регистра в буферный или FIFO, прежний символ в сдвигающем регистре теряется.
Бит 0 – DR (Received Data Ready) – принятые данные готовы (в DHR или FIFO-буфере). Сброс – чтением приемника.
Индикаторы ошибок – биты [4:1] – сбрасываются после чтения регистра LSR. В режиме FIFO признаки ошибок хранятся в FIFO-буфере вместе с каждым символом. В регистре они устанавливаются (и вызывают прерывание) в тот момент, когда символ, принятый с ошибкой, находится на вершине FIFO (первый в очереди на считывание). В случае обрыва линии в FIFO заносится только один “обрывной” символ, и UART ждет восстановления и последующего старт-бита.
- MSR (Modem Status Register) – регистр состояния модема:
Бит 7 – DCD (Data Carrier Detect) – состояние линии DCD.
Бит 6 – RI (Ring Indicator) – состояние линии RI.
Бит 5 – DSR (Data Set Ready) – состояние линии DSR.
Бит 4 – CTS (Clear To Send) – состояние линии CTS.
Бит 3 – DDCD (Delta Data Carrier Detect) – изменение состояния DCD.
Бит 2 – TERI (Trailing Edge Of Ring Indicator) – спад огибающей RI (окончание звонка).
Бит 1 – DDSR (Delta Data Set Ready) – изменение состояния DSR.
Бит 0 – DCTS (Delta Clear To Send) – изменение состояния CTS.
Признаки изменения – биты [3:0] – сбрасываются по чтению регистра.
- SCR (Scratch Pad Register) – рабочий регистр (8 бит), на работу UART не влияет, предназначен для временного хранения данных (в 8250 отсутствует).
В диагностическом режиме (при LME=1) внутри UART организуется внутренняя “заглушка” (loopback):
- Выход передатчика переводится в состояние лог. 1.
- Вход приемника отключается.
- Выход сдвигающего регистра передатчика логически соединяется со входом приемника.
- Входы DSR, CTS, RI и DCD отключаются от входных линий, на них внутренне подаются сигналы DTRC, RTSC, OUT1C, IE.
- Выходы управления модемом переводятся в пассивное состояние (лог. 0).
При этом переданные данные в последовательном виде немедленно принимаются, что позволяет проверять внутренний канал данных порта (включая сдвигающие регистры) и отработку прерываний, а также определить скорость работы UART.
ВВЕДЕНИЕ... Глава Основные принципы построения систем ввода вывода и интерфейсов...
Если Вам нужно дополнительный материал на эту тему, или Вы не нашли то, что искали, рекомендуем воспользоваться поиском по нашей базе работ:
Микросхемы асинхронных приемопередатчиков
Что будем делать с полученным материалом:
Если этот материал оказался полезным ля Вас, Вы можете сохранить его на свою страничку в социальных сетях:
Компьютерные коммуникации и интерфейсы
в начало
Интерфейсы, используемые при построении вычислительных систем, весьма разнообразны и различаются между собой по определенным критериям и характеризуются рядом свойств и
Системные интерфейсы и шины расширения
в начало
Основой высокой производительности вычислительной машины любого типа является центральный процессор (ЦПр), состоящий из микропроцессора (МП) и оперативной памяти, связа
Интерфейсы периферийных устройств
в начало
Шины ввода-вывода взаимодействуют с ПУ не непосредственно, а с помощью внешних интерфейсов (интерфейсов периферийных устройств).
В отличие от шин расширения, ш
Структура систем ввода-вывода
в начало
Структура систем ввода-вывода представляет из себя совокупность взаимосвязанных внутренних и внешних интерфейсов (шин), посредством которых все устройства (модули) объе
Основные функции и принципы построения интерфейсов
в начало
Интерфейсы, используемые в вычислительных системах, очень разнообразны (см. таблицы 3 и 4), но их функции и основы построения являются достаточно общими,
Алгоритмы протоколов передачи данных
в начало
Управление передачей информации при выполнении процессов ввода или вывода с помощью того или иного стандартного интерфейса (шины) осуществляется посредством специальных
Протокол параллельных интерфейсов
в начало
Рассмотрим протокол параллельных интерфейсов при трех и двух шинной архитектуре, при синхронной и асинхронной передаче данных, для операций записи
Протоколы последовательных интерфейсов
в начало
В случае последовательных компьютерных интерфейсов взаимосвязь устройств по этому интерфейсу осуществляется по принципу «точка-точка» или по схеме многоуровнево
Виды устройств, работающие на шине ISA
в начало
При описании шины целесообразно представить компьютер как состоящий из материнской платы (motherboard) и внешних плат, которые взаимодействуют между собой и ресурсами м
Центральный процессор
в начало
Центральный процессор по умолчанию является основным владельцем шины, контроллер ПДП и контроллер регенерации памяти могут стать задатчиками на шине, только предварител
Контроллер ПДП
в начало
Сигналы для поддержки ПДП заводятся с разъема непосредственно на контроллер ПДП, выполненный, как правило, на микросхеме Intel 8237A. Когда режим ПДП запрашивается каки
Внешняя плата
в начало
Внешние платы могут функционировать в 5 различных режимах: задатчика шины, памяти и устройств ввода/вывода прямого доступа, памяти и устройств ввода/вывода, регенерации
Контроллер регенерации памяти
в начало
Контроллер регенерации памяти выполняет циклы чтения памяти по специальным адресам на материнской плате и внешних платах для регенерации информации в микросхемах динами
Адресное пространство при обращении к памяти
в начало
Максимальное адресное пространство при обращении к памяти, поддерживаемое шиной ISA, 16 Мб (24 линии адреса), но не все слоты поддерживают полно
Структура прерываний
в начало
Линии запроса на прерывания непосредственно заведены на контроллеры прерываний типа Intel 8259A. Контроллер прерываний будет реагировать на запрос по такой линии в случ
Сигналы адреса
в начало
Группа сигналов адреса включает в себя адреса, вырабатываемые текущим задатчиком на шине. На шине ISA есть два вида сигналов адреса, SA<19...0> и LA<23...17>
Центральные сигналы управления
в начало
Группа центральных сигналов управления состоит из сигналов различных частот, сигналов управления и ошибок.
-MASTER
Сигнал -MASTER
Сигналы прерывания
в начало
Группа сигналов прерывания используется для запроса на прерывание центрального процессора.
ПРИМЕЧАНИЕ: Обычно сигналы запроса на прерывания присоединены к к
Сигналы режима ПДП
в начало
Эти сигналы поддерживают циклы пересылки данных при прямом доступе в память.
ПРИМЕЧАНИЕ: Каналы ПДП <3...0> поддерживают только пересылки 8-разрядных
Питание
в начало
Для питания внешних плат на шине ISA используются 5 напряжений питания постоянного тока: +5 В, -5 В, +12 В, -12 В, 0 В (корпус - Ground). Все линии питания заведены на
Цикл Захвата Шины
в начало
Циклы шины ISA всегда асинхронны по отношению к SYSCLK. Различные сигналы разрешаются и запрещаются в любое время; внутри допустимых интервалов сигналы отклика могут та
Цикл Доступа к Ресурсу
в начало
Центральный процессор начинает цикл Доступа к Ресурсу выработкой сигнала BALE, сообщающего всем ресурсам об истинности адреса на линиях SA<19...0>, а также для фи
Цикл Доступа к Ресурсу - 0 тактов ожидания
в начало
Цикл доступа с 0 тактов ожидания - наиболее короткий цикл из всех возможных на шине. Этот цикл может быть выполнен только при доступе ЦП или внешней платы (когда она за
Цикл ПДП
в начало
Цикл ПДП подобен циклу доступа, который выполняет другой владелец шины. Циклы ПДП запускаются после разрешения сигнала -DACK контроллером ПДП. Размер передаваемых данны
Архитектура шины PCI
в начало
Интерфейс PCI имеет двухшинную структуру: мультиплексированную шину адреса данных (АД) и шину управления. Интерфейс использует два набора сигналов: базовый и расширенны
Описание сигналов шины
в начало
В интерфейсе используются два набора сигналов: базовый для минимальной конфигурации и расширенный, поддерживающий 64-разрядные операции, тестирование плат через порт JT
Команды шины
в начало
Команды шины передаются в фазе адреса по линиям С/ВЕ[3::0]#. Они дешифрируются исполнителем и выполняются в соответствии с таблицей.
Все устройства должны (в к
Цикл конфигурации
в начало
Все сигналы базовой конфигурации шины PCI устанавливаются и сбрасываются по переднему фронту CLK.
AD - единице соответствует высокий уровень, нулю - низкий. Ак
Начало и продолжение транзакции
в начало
Транзакцию начинает задатчик, предварительно получив разрешение на работу на шине. Это разрешение задатчик получает от арбитра, послав ему сигнал запроса REQ# и
Способы завершения транзакций
в начало
Транзакция может быть завершена либо задатчиком, либо исполнителем. Пока ни тот ни другой не инициализируют останов, транзакция продолжается.
1.
Цикл чтения
в начало
Транзакцию начинает задатчик, при наличие на шине холостого хода (IDLE) и разрешения на работу на шине. Это разрешение задатчик получает от арбитра, послав ему с
Цикл записи
в начало
Транзакцию начинает задатчик, при наличии на шине холостого хода (IDLE) и разрешения на работу на шине. Это разрешение задатчик получает от арбитра, послав ему с
Арбитрация
в начало
Каждый задатчик на шине PCI получает доступ к шине только после разрешения на захват шины от Арбитра. Для этого используется специальные, индивидуальные для кажд
Цикл конфигурации
в начало
Шина PCI имеет две команды конфигурации: чтения и записи из адресного пространства конфигурации емкостью в 256 байт. Команды конфигурации, подобно другим команда
Шина PCI Express(3GIO)
Эта глава посвящена обзору успешного и широко-распространенного стандарта шины PCI и описывает следующее поколение шины ввода вывода, называемой PCI Express, которая будет служить стандартом локаль
HyperTransport
в начало
Разработка шины Lightning Data Transfer (LDT) была начата AMD в 1997 году. Несколько позже к компании из Саннивэйл присоединились такие гиганты как API Networks, Apple
Топологии
в начало
Существует три типа топологий, поддерживаемых стандартом HyperTransport(tm): хост, туннель и односвязное устройство. Хост – это прямое подключение периферийного
Совместимость с шиной PCI
в начало
Совместимость со стандартом локальной шиной передачи данных PCI была очень важна при разработке спецификации HyperTransport(tm), и именно это создает преимущества при р
Интерфейс Centronics
в начало
Понятие Centronics относится как к набору сигналов и протоколу взаимодействия, так и к 36-контактному разъему, устанавливаемому на принтерах. Назначение сигналов привед
Традиционный LPT-порт
в начало
Традиционный (стандартный) порт SPP (Standard Parallel Port) является однонаправленным портом, на базе которого программно реализуется протокол обмена Centronics. Порт
Функции BIOS для LPT-порта
в начало
BIOS обеспечивает поддержку LPT-порта, необходимую для организации вывода по интерфейсу Centronics.
В процессе начального тестирования POST BIOS проверяет нали
Стандарт IEEE 1284-1994
в начало
Стандарт на параллельный интерфейс IEEE 1284, принятый в 1994 году, определяет термины SPP, EPP и ECP. Стандарт определяет 5 режимов обмена данными, метод согласования
Физический и электрический интерфейс
в начало
Стандарт IEEE 1284 определяет физические характеристики приемников и передатчиков сигналов. IEEE 1284 определяет два уровня интерфейсной совместимости. Первый уровень (
Режим ЕРР
в начало
Протокол ЕРР (Enhanced Parallel Port – улучшенный параллельный порт) был разработан задолго до принятия IEEE 1284 компаниями Intel, Xircom и Zenith Data Systems.
Режим ЕСР
в начало
Протокол ЕСР (Extended Capability Port – порт с расширенными возможностями) был предложен фирмами Hewlett-Packard и Microsoft как прогрессивный режим связи с пер
Конфигурирование LPT-портов
в начало
Управление параллельным портом разделяется на два этапа – предварительное конфигурирование (Setup) аппаратных средств порта и текущее (оперативное) переключение режимов
Использование параллельных портов
в начало
Наиболее распространенным применением LPT-порта является, естественно, подключение принтера. Не вдаваясь в проблемы установки и использования программных драйверов, ост
Параллельный порт и РпР
в начало
Большинство современных периферийных устройств, подключаемых к LPT-порту, поддерживает стандарт 1284 и функции РпР. Для поддержки этих функций компьютером с аппаратной
Интерфейс RS-232С
в начало
Интерфейс RS-232С предназначен для подключения аппаратуры, передающей или принимающей данные (ООД оконечное оборудование данных или АПД – аппаратура передачи данных), к
Электрический интерфейс
в начало
Стандарт RS-232С использует несимметричные передатчики и приемники – сигнал передается относительно общего провода – схемной земли (симметричные дифференциальные сигнал
Управление потоком передачи
в начало
Для управления потоком данных (Flow Control) могут использоваться два варианта протокола – аппаратный и программный. Иногда управление потоком путают с квитированием, н
Шина SCSI
в начало
Системный интерфейс малых компьютеров SCSI (Small Computer System Interface, произносится "скази") был стандартизован ANSI в 1986 году (Х3.131-1986). Интерфей
Основные отличия SCSI-2 от SCSI-1
в начало
Помимо чисто технических отличий, таких, как увеличение частоты и ширины шины, и введения дифференциального интерфейса, SCSI-2 имеет и множество дру
Быстрее, выше, сильнее
в начало
Именно этот лозунг советских физкультурников как нельзя лучше подходит, причем практически дословно, для характеристики многочисленных разновидносте
ULTRA, ULTRA2 и ULTRA3
в начало
Спецификация Ultra SCSI предусматривает еще большее увеличение частоты шины — до 20 МГц. Вследствие того, что Ultra SCSI позволяет передавать 20 млн
Совместимость устройств SCSI
в начало
Многочисленные разновидности SCSI разрабатывались таким образом, чтобы каждая последующая была обратно совместима с предшествующим стандартом, в час
Физический интерфейс
в начало
Физически SCSI представляет собой шину, состоящую из 25 сигнальных цепей. Для защиты от помех каждая сигнальная цепь имеет свой отдельный обратный п
Фазы шины
в начало
Шина может находиться в одной из перечисленных фаз. Роли источников сигналов между ИУ и ЦУ описаны в таблице 3.10.
Описание сообщений и управление интерфейсом
в начало
Для управления интерфейсом служит система сообщений - Message System, которыми обмениваются ИУ и ЦУ. Обмен происходит в фазах Message IN/OUT (см. вы
Адресация и система команд
в начало
Как указывалось ранее, любое устройство SCSI на шине адресуется идентификатором SCSI ID, соответствующим заданному уникальному адресу. В ЦУ может бы
Выполнение команд
в начало
Рассмотрим процесс на шине SCSI на примере одиночной команды чтения Read. ИУ имеет активный набор указателей и несколько сохраненных наборов, по одн
Коммуникационные устройства (9)
в начало
Каждое ЛУ может представлять одно или несколько однотипных периферийных устройств (ПУ), перечень их стандартизованных типов приведен в таблице 3.17. Сложн
Устройства прямого доступа (0)
в начало
Устройства прямого доступапозволяют сохранять блоки данных. Каждый блок хранится по уникальному логическому адресу LBA - Logical Block Addres
Устройства последовательного доступа (1)
в начало
Устройства последовательного доступа имеют ряд особенностей, связанных с принципом их действия. Носитель представляет собой магнитную ленту с
Приводы CD-ROM (5)
в начало
Приводы CD-ROMпредназначаются для работы с CD-дисками. Изначально диски содержали звукозапись и приводы были рассчитаны не только на чтение б
Устройства оптической памяти (7)
в начало
Устройства оптической памятиблизки к устройствам прямого доступа со сменными носителями, но имеют ряд характерных особенностей. Большая емкос
Устройства смены носителей (8)
в начало
Устройства смены носителейпредназначены для автоматического манипулирования сменными носителями - дисками и картриджами с магнитными лентами.
Хост-адаптер SCSI
в начало
Все устройства на шине должны быть согласованно сконфигурированы. Для них требуется программно или с помощью джамперов установить следующие основные параметры:
Хост-адаптер SCSI
в начало
Хост-адаптер является важнейшим узлом интерфейса, определяющим производительность системы SCSI. Существует широкий спектр адаптеров. К простейшим можно подключать тольк
Общая информация
в начало
USB (Universal Serial Bus - универсальная последовательная шина) - новый стандарт последовательного соединения, предложенный фирмой Intel совместно с фирмами Com
Структура системы USB
в начало
Шина USB может быть описана с помощью трёх составляющих:
§ USB коммутация (interconnect);
§ USB устройства (devices);
§ U
Функция
в начало
Функции представляют собой устройства, способные передавать или принимать данные или управляющую информацию по шине. Типично функции представ
Физический интерфейс
в начало
Стандарт USB определяет электрические и механические спецификации шины.
3.4.2.3.1. Электрические характеристики
Сообщенияch32
3.4.3.3. Типы передачи данныхch33
в начало
USB обеспечивает связь между хост-контроллером и USB устройствами. Однако, с точки зрения конечно
Конечные точки устройств USB
в начало
Каждое устройство USB представляет собой набор независимых конечных точек (Endpoinf), с которыми хост-контроллер обменивается информацией. Каждое логическое устройство
Типы передачи данных
в начало
USB поддерживает как однонаправленные, так и двунаправленные режимы связи. Передача данных производится между ПО хоста и конечной точкой устройства.
Изохронные передачи
в начало
Все обмены данными (транзакции) по USB состоят из трех пакетов. Каждая транзакция планируется и начинается по инициативе контроллера, который посыла
Маркер начала кадра (SOF)
в начало
Хост-контроллер организует обмены с устройствами согласно своему плану распределения ресурсов. Контроллер циклически (с периодом 1 мс) формирует кадры (Frames), в котор
Пакет подтверждения
в начало
Пакет подтверждения (Handshake рacket) состоит только из одного 8-битного поля PID. Handshake-пакеты используются, чтобы отобразить состояние переда
Сплошные передачи
в начало
Сплошные передачи (Bulk Data Transfer) характеризуются безошибочной передачей данных между хостом и устройством, достигаемую за счёт обнаружения оши
Управляющие посылки
в начало
Управляющие посылки (control transfers) содержат минимум две стадии : инициализацию (SETUP stage) и стадию определения состояния (Status). Управляющ
Прерывания
в начало
Прерывания могут состоять из получения или отправки данных функцией (рисунок 3.26)pic>frame@img/491.hlp. В ответ на получение марке
Внешние запоминающие устройства( взу)
ВЗУ обеспечивают энергонезависимое хранение больших массивов информации на каком либо физическом носителе. Наибольшее распространение получили три вида носителей.
1.Магнитные: диски и лент
Стандартные интерфейсы взу
К этим интерфейсам относятся.
Интерфейсы IDE для магнитных и оптических дисков: ATA/ATAPI, SATA (ATA – AT Attachment for Disk Drives. ATAPI – ATA Package Interfeis,
SATA – Serial
Четырехурвневая модель интерфейса SATA
Имеется 4 уровня: прикладной, транспортный, канальный и физический
1.Прикладной уровень выполняет обмен командами, информацией о состоянии и хранимыми данны
МИКРОСХЕМЫ СИСТЕМНОЙ ЛОГИКИ
5.1.1 Чипсеты
Чипсет ( Chipset ) – основа системной платы, - это набор микросхем системной логики. Посредством чипсета происходит взаимодействие всех п
Matrix RAID;
- 12 устройств USB 2.0;
- MAC-контроллер Gigabit Ethernet;
- поддержка Intel Turbo Memori;
- High Defenition Au
Характеристики чипсета P55 Express
•
•
• поддержка новых процессоров (представленных на момент анонса статьи семействами Core i7 и Core i5), основанных на микроархитектуре Nehalem, при подключении к этим
Назначение блоков и используемые сокращения.
в начало
Программируемый интервальный таймер К1810ВИ54.
Программируемый таймер (ПТ) К1810ВИ54 предназначен для генерации времязадающих функций, программно-управл
Назначение входов и выходов БИС
в начало
Для получения необходимой информации о каком-либо входе или выходе БИС щёлкните мышью на название данного элемента, выделенного в тексте подчёркиван
Программирование таймера
в начало
После включения питания состояние таймера неопределенное. Режим работы каждого счетчика определяется при его программировании. Каждый счетчик должен
Режимы работы таймера
в начало
Каналы таймера независимо друг от друга могут быть запрограммированы на работу в одном из шести режимов:
· РЕЖИМ 0 - прерывание терм
РЕЖИМ 0 - прерывание терминального счета
в начало
После того как записано управляющее слово, OUT устанавливается низким.
Загрузка константы не оказывает влияния на OUT. Счет разрешается сиг
Хотите получать на электронную почту самые свежие новости?
Подпишитесь на Нашу рассылку
Наша политика приватности обеспечивает 100% безопасность и анонимность Ваших E-Mail
Новости и инфо для студентов