Параллельно-последовательные и последовательно-параллельные регистры
Параллельно-последовательные и последовательно-параллельные регистры - раздел Высокие технологии, Стандартные серии цифровых интегральных микросхем
Параллельно-Последовательные И Последовательно-Параллельные Р...
Параллельно-последовательные и последовательно-параллельные регистры могут быть построены на триггерах с динамическим управлением записью или двухступенчатых синхронных триггерах со статическим управлением.
Например, функциональная схема параллельно-последовательного регистра на основе комбинированного триггера D+RS будет иметь вид, представленный на рисунке.
В начальный момент времени регистр устанавливается в ноль. Затем по входам устанавливается записываемая кодовая комбинация, после чего входы переводят в пассивное состояние, то есть, = 1. Если после этого на вход С - «сдвиг/запись» подать сдвигающие импульсы, то с выхода первого триггера информация переписывается во второй, с выхода второго в третий и т.д. Последовательный код считывается на выходе QR. Если предположить, что на начальном этапе в регистр записан дополнительный код числа, причем первый триггер Т1 хранит знаковый разряд, второй Т2 – старший значащий и т. д., то подключение входа D первого триггера Т1 будет определяться используемым типом сдвига. Для арифметического сдвига D=0, для циклического сдвига D = QR, а для модифицированного сдвига D = Q1. (На схеме реализован арифметический тип сдвига)
Аналогичная схема регистра, выполненная на D-триггерах (без входов асинхронной установки S, R), показана на следующем рисунке. Вторая схема не требует предварительной установки в ноль. По сигналу V=1 задействуется нижняя половина элементов И-ИЛИ, информация со входов Di по сигналу С- «сдвиг/запись» записывается в триггеры. При V=0 задействуется верхняя
половина И-ИЛИ, и при подаче сигнала С содержимое регистра сдвигается вправо (вниз).
На практике регистры широко используются в качестве промежуточных буферов для приема хранения и выдачи информации, для преобразования формы представления чисел из последовательной в параллельную и наоборот, для выполнения различных преобразований через выполнение сдвиговых операций, в том числе, умножение или деление на 2n и других целей.
Некоторые интегральные микросхемы регистров
DR – вход последовательной загрузки;
D0-D3 – входы параллельной загрузки;
С – вход записи/сдвига (тактовый вход);
PE – управление загрузкой или сдвигом:
0, С=1æ0 – параллельная загрузка,
PE =
1, С=1æ0 – последовательный сдвиг;
Eà – управление третьим состоянием:
0 – выходы в третьем состоянии,
Еà =
1 – выходы в рабочем состоянии.
Загрузка при С=0ä1, Eà=X – безразлично;
Считывание при С=X, Eà=1;
При Eà=0, выходы Qi в третьем состоянии
В микросхеме 555 ИР 25 (SN74LS395) дополнительно имеется вход R асинхронной установки в ноль и дополнительно выход старшего состояния Q’3, не имеющий третьего состояния.
Наличие Q’3 позволяет обеспечить сдвиг между несколькими микросхемами, основные выходы которых находятся в третьем состоянии (выход Q’3 соединяется с входом DR следующей микросхемы).
Микросхема 1533 ИР 23 (74 ALS 374) –параллельный восьмиразрядный регистр с тремя состояниями выходов и с записью по переднему фронту сигнала С.
ИР22 (74 ALS373) отличается нумерацией выводов, а также тем, что вход С потенциального типа, то есть запись происходит в течении всей длительности сигнала С.
ИР27 (74 LS377) отличается от ИР23 нумерацией выводов, а также наличием входа вместо входа Eà. Вход - вход разрешения загрузки (при =0 – загрузка, при =1 режим хранения). В микросхеме ИР27 большее по сравнению с микросхемой ИР 23 число выводов за счет того, что некоторые из них не используются (не задействованы).
Комплексная цель первого модуля... Познакомиться с основными понятиями в области схемотехнического... Основные типы выходных каскадов цифровых интегральных микросхем...
Стандартные серии цифровых интегральных микросхем.
Выпускаемые интегральные микросхемы в зависимости от технологии изготовления и их разновидностей подразделяются на серии, отличающиеся статическими и динамическими параметрами, функциональным разно
Выходной каскад с открытым коллектором.
На схеме в качестве примера условно показан выходной каскад на транзисторе VT с диодом Шоттки. (Транзистор с диодом Шоттки, обеспечивает более высокую скорость рассе
Некоторые интегральные микросхемы логических элементов.
Ориентируясь на серию КР 1553 – аналог серии SN 74ALS, рассмотрим некоторые из наиболее часто используемых интегральных микросхем логических элементов. Приведем примеры условных гра
Система маркировки интегральных микросхем.
Маркировка интегральных микросхем – это символическое обозначение, наносимое на корпус. Оно несет в себе информацию о назначении микросхемы и некоторых ее свойствах (параметрах), например, конструк
Основные параметры цифровых логических микросхем.
Различают электрические (статические, динамические), схемотехнические, конструктивные, интегральные и другие параметры цифровых интегральных микросхем.
К основным статическим
Триггеры.
Триггером называется цифровое устройство, которое может находиться в одном из двух устойчивых состояний. Состояние триггера определяется уровнем напряжения на его выходах. Если напр
Асинхронный RS-триггер
Функциональная схема и УГО RS триггера имеют вид:
Триггер функционирует в соответствии со следующей таблицей переходов:
Таблица пер
Асинхронный - триггер.
Данный тип триггера в отличие от предыдущего реализуется на элементах И-НЕ. Ниже приведена его функциональная схема, УГО, таблица переходов и пример временной диаграммы работы.
D-триггер со статическим управлением записью
Этот тип триггера строится на основе синхронных одноступенчатых и двухступенчатых RS-триггеров Функциональная схема и УГО триггера имеют следующий вид:
&nbs
JK – триггер со статическим управлением записью
Таблица переходов JK – триггера со статическим управлением по ходу «С» может быть представлена следующим образом:
Таблица переходов JK – триггера
Асинхронный и синхронный Т-триггеры
Триггер со счетным входом (иначе Т-триггер) каждый раз с приходом очередного счетного импульса перебрасывается в противоположное состояние. Асинхронный Т- триггер может быть реализо
Триггеры с динамическим управлением записью
Триггеры с динамическим управлением записью отличаются тем, что изменение выходного состояния происходит в течение короткого времени в момент прохождения переднего или заднего фронтов сигнала на си
Синхронный -триггер с динамическим управлением записью
Среди триггеров с динамическим управлением широкое распространение получила так называемая трех триггерная схема. Схема строится на основе синхронного RS-триггера (элементы 2, 3, 5, 6) со статическ
D-триггер с динамическим управлением записью
Требуемую структуру D-триггера можно получить на основе RS-триггера с динамическим управлением записью:
Роль входа D выполняет вход R исходн
JK-триггер с динамическим управлением записью
В интегральном исполнении выпускаются JK-триггеры, срабатывающие как по переднему так и по заднему фронту синхронизирующего сигнала «С». В основе JK-триггера, срабатывающего по переднему фронту, мо
Последовательные (сдвигающие) регистры
Последовательные регистры выполняют сдвиг информации, хранившейся в i разряде, в (i+1) разряд (сдвиг вправо) или в (i-1) разряд (сдвиг влево). Для построения могут использоваться только триггеры с
Двоичные дешифраторы.
Двоичный дешифратор – это комбинационная схема, преобразующая двоичный код на адресных входах в сигнал на одном из выходов. Десятичный номер этого выхода соответствует двоичному код
Мультиплексоры
Мультиплексор – это многовходовая комбинационная схема с одним выходом. Входы мультиплексора подразделяются на информационные D0D1…Dn-1 и управляющие V
Демультиплексоры.
Демультиплексор – это комбинационная схема, выполняющая функцию, обратную функции мультиплексора, то есть она имеет один информационный, k управляющих входов и n информационных выхо
Шифраторы
Шифратор – это комбинационная схема, преобразующая унитарный код на входе в один из позиционных кодов на выходе. Если позиционный код на выходе двоичный, то шифратор называется двоичным. Одно из ос
Полный одноразрядный комбинационный сумматор.
Схема полного комбинационного сумматора складывает i-ые разряды слагаемых ai и bi и перенос из предыдущего разряда Pi-1. Для ее реализации потребуется дв
Накапливающие двоичные сумматоры
Схемы накапливающих двоичных сумматоров строятся на основе комбинационных сумматоров с добавлением регистров для запоминания суммы. Схема последовательного накапливающего сумматора имеет вид:
Схемы сравнения.
Схемой сравнения называют комбинационную схему, реализующую следующие системы уравнений:
0, А ¹ В 0, А £ В 0, А ³ В
А=В = А>В = А<В =
1, А = В 1, А
Схемы контроля четности
Схемы контроля четности используются для контроля приема/передачи информации для формирования контрольного разряда или проверки контрольной суммы.
В случаях контроля на четность или нечетн
Счётчики
Счётчик – это операционный узел ЭВМ, который подсчитывает количество входных импульсов и запоминает код, соответствующий этому количеству. Если запоминаемый код – двоичный, то счётч
Асинхронные двоичные счётчики с последовательным переносом.
Асинхронные двоичные счётчики с последовательным переносом строятся на основе цепочки последовательно включённых Т-триггеров, каждый из которых делит входную последовательность на д
Реверсивные двоичные счетчики
Реверсивные двоичные счетчики могут считать в прямом или обратном направлениях в зависимости от управляющих сигналов или зависимости от того, на какой вход подаются счетные импульсы
Новости и инфо для студентов