рефераты конспекты курсовые дипломные лекции шпоры

Реферат Курсовая Конспект

Двоичные дешифраторы.

Двоичные дешифраторы. - раздел Высокие технологии, Стандартные серии цифровых интегральных микросхем   Двоичный Дешифратор – Это Комбинационная Схема, Преобразующая...

 

Двоичный дешифратор – это комбинационная схема, преобразующая двоичный код на адресных входах в сигнал на одном из выходов. Десятичный номер этого выхода соответствует двоичному коду на входах. Иными словами, двоичный код на входах преобразуется в код «1 из N» на выходе.

Дешифратор может быть полным и неполным. Полный дешифратор имеет n входов и 2n выходов, т. к. n- разрядный код входного слова может принимать 2n различных комбинаций. У неполного дешифратора часть входных наборов не используется и поэтому количество выходов меньше, чем 2n.

Закон функционирования полного дешифратора описывается следующей системой логических уравнений:

 

 

 

где – n адресных входов, выходов.

Дешифраторы могут быть линейными и каскадными. Принцип построения линейного дешифратора заключается в том, что каждое уравнение приведённой системы реализуется на одном логическом элементе «И». В результате линейный дешифратор размерностью 3 х 8 (три адресных входа и восемь выходов) на функциональном уровне выглядит следующим образом:

 

 

 

Линейный дешифратор наиболее быстродействующий, т.к. строится на одном каскаде элементов «И». В интегральном исполнении используют только линейный принцип построения дешифраторов с n=2,3,4. Дальнейшее увеличение «n» считается нецелесообразным в основном из-за резкого увеличения количества внешних выходов. Например, при n=5 количество выводов у микросхемы дешифратора было бы не менее 40 (5 адресных входов, 32 выхода, 2 входа питания, один или несколько входов управления). В результате относительно простая логическая схема потребует для своей реализации дорогой многовыводной корпус.

Каскадный принцип построения дешифратора отличается тем, что каждое уравнение системы разбивается на две и более частей. Каждая из полученных частей реализуется на отдельной группе дешифраторов или логических элементов. В результате, например, дешифратор 6 х 64 может быть реализован следующим способом:

 

 

 

 

Дешифратор, построенный таким способом, иногда еще называют прямоугольным. Количество каскадов (ступеней) в прямоугольном дешифраторе может быть больше двух.

Кроме адресных входов в дешифраторе могут быть предусмотрены один или несколько входов управления (синхронизации). Сигналы на этих входах разрешают или запрещают выработку выходных сигналов дешифратора. Наличие таких входов позволяет использовать микросхемы дешифраторов для построения каскадных схем большей размерности. Входное дешифрируемое слово при этом делится на группы, разрядность которых соответствует числу адресных входов используемых микросхем. В пределах одного каскада адресные входы микросхем дешифраторов подключаются одинаково. Выходы микросхем предыдущего каскада используются для управления следующим каскадом. В результате получается пирамидальная структура из нескольких микросхем. В общем случае в разных каскадах могут использоваться микросхемы дешифраторов различной размерности. Например, схема дешифратора 6 х 64 может быть построена следующим образом.

 


 

 

В схеме применены дешифраторы 4х16 и 2х4 с инверсными выходами и одним инверсным синхронизирующим входом. Общая синхронизация (управление) осуществляется по входу V дешифратора 1. При активном (нулевом) уровне сигнала на его синхронизирующем входе V два старших разряда адреса Х5Х4 определяют номер активного выхода, сигнал с которого разрешает работу одного из дешифраторов 2-4 второго каскада. Выбранный таким образом дешифратор второго каскада расшифровывает четыре младших разряда адреса Х3Х2Х1Х0. Например, при дешифрации адреса «110010» (Х5Х4 = 11, Х3Х2Х1Х0 = 0010) на выходе дешифратора 1 активным будет выход под номером 3. Сигнал с этого выхода открывает дешифратор 5, у которого в свою очередь активным станет выход 2. Десятичный номер 50 этого выхода соответствует двоичному коду адреса на входе «110010», что и требуется по определению двоичного дешифратора.

При пассивном (единичном) уровне сигнала на входе V дешифратора 1 все дешифраторы закрыты и на их выходах сигналы пассивные (единичные) независимо от состояния адреса на входах.

– Конец работы –

Эта тема принадлежит разделу:

Стандартные серии цифровых интегральных микросхем

Комплексная цель первого модуля... Познакомиться с основными понятиями в области схемотехнического... Основные типы выходных каскадов цифровых интегральных микросхем...

Если Вам нужно дополнительный материал на эту тему, или Вы не нашли то, что искали, рекомендуем воспользоваться поиском по нашей базе работ: Двоичные дешифраторы.

Что будем делать с полученным материалом:

Если этот материал оказался полезным ля Вас, Вы можете сохранить его на свою страничку в социальных сетях:

Все темы данного раздела:

Стандартные серии цифровых интегральных микросхем.
Выпускаемые интегральные микросхемы в зависимости от технологии изготовления и их разновидностей подразделяются на серии, отличающиеся статическими и динамическими параметрами, функциональным разно

Выходной каскад с открытым коллектором.
    На схеме в качестве примера условно показан выходной каскад на транзисторе VT с диодом Шоттки. (Транзистор с диодом Шоттки, обеспечивает более высокую скорость рассе

Некоторые интегральные микросхемы логических элементов.
  Ориентируясь на серию КР 1553 – аналог серии SN 74ALS, рассмотрим некоторые из наиболее часто используемых интегральных микросхем логических элементов. Приведем примеры условных гра

Система маркировки интегральных микросхем.
Маркировка интегральных микросхем – это символическое обозначение, наносимое на корпус. Оно несет в себе информацию о назначении микросхемы и некоторых ее свойствах (параметрах), например, конструк

Основные параметры цифровых логических микросхем.
Различают электрические (статические, динамические), схемотехнические, конструктивные, интегральные и другие параметры цифровых интегральных микросхем. К основным статическим

Триггеры.
  Триггером называется цифровое устройство, которое может находиться в одном из двух устойчивых состояний. Состояние триггера определяется уровнем напряжения на его выходах. Если напр

Асинхронный RS-триггер
Функциональная схема и УГО RS триггера имеют вид:     Триггер функционирует в соответствии со следующей таблицей переходов:   Таблица пер

Асинхронный - триггер.
Данный тип триггера в отличие от предыдущего реализуется на элементах И-НЕ. Ниже приведена его функциональная схема, УГО, таблица переходов и пример временной диаграммы работы.  

Синхронный одноступенчатый RS – триггер со статическим управлением записью
Функциональная схема, УГО, таблица переходов и пример временной диаграммы работы одноступенчатого синхронного RS – триггера со статическим управлением записью приведены ниже.  

D-триггер со статическим управлением записью
  Этот тип триггера строится на основе синхронных одноступенчатых и двухступенчатых RS-триггеров Функциональная схема и УГО триггера имеют следующий вид:   &nbs

JK – триггер со статическим управлением записью
  Таблица переходов JK – триггера со статическим управлением по ходу «С» может быть представлена следующим образом:   Таблица переходов JK – триггера

Асинхронный и синхронный Т-триггеры
  Триггер со счетным входом (иначе Т-триггер) каждый раз с приходом очередного счетного импульса перебрасывается в противоположное состояние. Асинхронный Т- триггер может быть реализо

Триггеры с динамическим управлением записью
Триггеры с динамическим управлением записью отличаются тем, что изменение выходного состояния происходит в течение короткого времени в момент прохождения переднего или заднего фронтов сигнала на си

Синхронный -триггер с динамическим управлением записью
Среди триггеров с динамическим управлением широкое распространение получила так называемая трех триггерная схема. Схема строится на основе синхронного RS-триггера (элементы 2, 3, 5, 6) со статическ

D-триггер с динамическим управлением записью
Требуемую структуру D-триггера можно получить на основе RS-триггера с динамическим управлением записью:       Роль входа D выполняет вход R исходн

JK-триггер с динамическим управлением записью
В интегральном исполнении выпускаются JK-триггеры, срабатывающие как по переднему так и по заднему фронту синхронизирующего сигнала «С». В основе JK-триггера, срабатывающего по переднему фронту, мо

Последовательные (сдвигающие) регистры
Последовательные регистры выполняют сдвиг информации, хранившейся в i разряде, в (i+1) разряд (сдвиг вправо) или в (i-1) разряд (сдвиг влево). Для построения могут использоваться только триггеры с

Параллельно-последовательные и последовательно-параллельные регистры
  Параллельно-последовательные и последовательно-параллельные регистры могут быть построены на триггерах с динамическим управлением записью или двухступенчатых синхронных триггерах со

Мультиплексоры
Мультиплексор – это многовходовая комбинационная схема с одним выходом. Входы мультиплексора подразделяются на информационные D0D1…Dn-1 и управляющие V

Демультиплексоры.
  Демультиплексор – это комбинационная схема, выполняющая функцию, обратную функции мультиплексора, то есть она имеет один информационный, k управляющих входов и n информационных выхо

Шифраторы
Шифратор – это комбинационная схема, преобразующая унитарный код на входе в один из позиционных кодов на выходе. Если позиционный код на выходе двоичный, то шифратор называется двоичным. Одно из ос

Полный одноразрядный комбинационный сумматор.
Схема полного комбинационного сумматора складывает i-ые разряды слагаемых ai и bi и перенос из предыдущего разряда Pi-1. Для ее реализации потребуется дв

Накапливающие двоичные сумматоры
Схемы накапливающих двоичных сумматоров строятся на основе комбинационных сумматоров с добавлением регистров для запоминания суммы. Схема последовательного накапливающего сумматора имеет вид:

Схемы сравнения.
Схемой сравнения называют комбинационную схему, реализующую следующие системы уравнений: 0, А ¹ В 0, А £ В 0, А ³ В А=В = А>В = А<В = 1, А = В 1, А

Схемы контроля четности
Схемы контроля четности используются для контроля приема/передачи информации для формирования контрольного разряда или проверки контрольной суммы. В случаях контроля на четность или нечетн

Счётчики
  Счётчик – это операционный узел ЭВМ, который подсчитывает количество входных импульсов и запоминает код, соответствующий этому количеству. Если запоминаемый код – двоичный, то счётч

Асинхронные двоичные счётчики с последовательным переносом.
  Асинхронные двоичные счётчики с последовательным переносом строятся на основе цепочки последовательно включённых Т-триггеров, каждый из которых делит входную последовательность на д

Асинхронные двоичные счётчики со сквозным и параллельным переносами.
  Для ускорения срабатывания схем асинхронных счётчиков необходимо чтобы триггеры счетчика меняли своё состояние не последовательно во времени, а непосредственно вслед за приходом оче

Реверсивные двоичные счетчики
  Реверсивные двоичные счетчики могут считать в прямом или обратном направлениях в зависимости от управляющих сигналов или зависимости от того, на какой вход подаются счетные импульсы

Определение требуемого числа триггеров n, выбор типа триггера, построение базовой схемы двоичного счетчика для M=2n.
В нашем случае n=]log26[=3, M=8. Выбор типа триггера и базовой схемы зависят от целей построения счетчика. В рассматриваемом примере будем считать, что базовая схема представляе

Некоторые интегральные микросхемы двоичных счетчиков
    В этой микросхеме как бы два счетчика в одном корпусе с общими входами R. Для первого счетчика M1=2, для второго М2=8.

Хотите получать на электронную почту самые свежие новости?
Education Insider Sample
Подпишитесь на Нашу рассылку
Наша политика приватности обеспечивает 100% безопасность и анонимность Ваших E-Mail
Реклама
Соответствующий теме материал
  • Похожее
  • Популярное
  • Облако тегов
  • Здесь
  • Временно
  • Пусто
Теги